L、S、C波段宽带低相位噪声频率合成技术研究
| 第一章 引言 | 第1-17页 |
| ·频率合成器的特点及发展概述 | 第10-12页 |
| ·频率合成器的研究现状及发展趋势 | 第12-15页 |
| ·频率合成器的研究现状 | 第12-15页 |
| ·频率合成器的发展态势 | 第15页 |
| ·主要研究内容、创新点和研究意义 | 第15-17页 |
| 第二章 频率合成理论 | 第17-41页 |
| ·直接数字频率合成（DDS） | 第17-24页 |
| ·基本原理 | 第17-18页 |
| ·DDS 的基本结构 | 第18页 |
| ·理想情况下 DDS 输出频谱特性 | 第18-21页 |
| ·实际情况下 DDS 输出谱 | 第21-24页 |
| ·相位截断引入的杂散 | 第22-23页 |
| ·ROM 正弦幅度表的量化误差对频谱的影响 | 第23-24页 |
| ·DAC 转换误差对频谱的影响 | 第24页 |
| ·锁相频率合成（PLL） | 第24-34页 |
| ·锁相环的基本结构 | 第24-27页 |
| ·鉴相器 | 第24-25页 |
| ·环路滤波器（LPF） | 第25-27页 |
| ·压控振荡器（VCO） | 第27页 |
| ·锁相环的性能分析 | 第27-34页 |
| ·锁相环路的工作过程 | 第27-28页 |
| ·锁相环路的基本方程及相位模型 | 第28-30页 |
| ·锁相环路的线牲跟踪 | 第30-31页 |
| ·锁相环路的噪声性能分析 | 第31-32页 |
| ·锁相环路的杂散性能分析 | 第32-34页 |
| ·DDS＋PLL 混合频率合成 | 第34-41页 |
| ·常用组合方案 | 第34-35页 |
| ·PLL 内插DDS 的组合方案 | 第34-35页 |
| ·DDS 激励 PLL 的锁相方案 | 第35页 |
| ·DDS＋PLL 频率合成性能分析 | 第35-41页 |
| ·DDS＋PLL 系统的频谱 | 第36-37页 |
| ·DDS＋PLL 系统的相位噪声 | 第37-38页 |
| ·DDS＋PLL 系统的杂散 | 第38-39页 |
| ·DDS＋PLL 系统的频率转换速度 | 第39-41页 |
| 第三章 技术指标可行性与关键技术难点分析 | 第41-50页 |
| ·技术指标 | 第41页 |
| ·系统方案选择 | 第41-44页 |
| ·系统方案可行性分析 | 第44-48页 |
| ·系统相位噪声指标 | 第44页 |
| ·理论计算 | 第44页 |
| ·仿真估计 | 第44页 |
| ·系统杂散指标 | 第44-47页 |
| ·频率范围指标 | 第47-48页 |
| ·步进指标 | 第48页 |
| ·频率稳定度 | 第48页 |
| ·关键技术难点分析 | 第48-50页 |
| 第四章 系统方案设计与实现 | 第50-72页 |
| ·DDS、混频、滤波模块 | 第50-56页 |
| ·DDS 芯片介绍 | 第50-53页 |
| ·DDS 输出频段的选择 | 第53页 |
| ·DDS 输出低通滤波器的实现 | 第53-54页 |
| ·混频器设计 | 第54-56页 |
| ·滤波器设计 | 第56页 |
| ·锁相环模块 | 第56-59页 |
| ·鉴频鉴相器芯片介绍 | 第56-57页 |
| ·环路滤波器 | 第57-59页 |
| ·压控振荡器（VCO） | 第59页 |
| ·分频模块 | 第59-60页 |
| ·倍频模块 | 第60-61页 |
| ·单片机控制模块 | 第61-62页 |
| ·系统其他设计 | 第62-70页 |
| ·微波滤波器设计 | 第62-67页 |
| ·印制板 EMC 设计 | 第67-69页 |
| ·电源设计 | 第69-70页 |
| ·传输线设计 | 第70页 |
| ·调试过程中注意事项与体会 | 第70-72页 |
| 第五章 实验结果及分析 | 第72-78页 |
| ·输出频谱分析 | 第72-73页 |
| ·系统实物图 | 第73-78页 |
| 第六章 结论和展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 附录 | 第82-88页 |
| 作者攻硕期间取得的成果 | 第88页 |
