| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-16页 |
| ·DDR 存储器芯片的发展 | 第12-13页 |
| ·DDR 存储控制器的发展 | 第13-14页 |
| ·课题的研究目标、内容和意义 | 第14-15页 |
| ·课题的研究目标、内容 | 第14页 |
| ·课题意义 | 第14-15页 |
| ·论文结构 | 第15-16页 |
| 第二章 DDR3 技术分析 | 第16-25页 |
| ·DDR3 存储器技术优势 | 第16-17页 |
| ·8-BIT 预取技术 | 第17-20页 |
| ·DDR3 的低功耗设计技术 | 第20-22页 |
| ·复位（Reset） | 第21页 |
| ·根据温度自刷新（ASR） | 第21页 |
| ·局部自刷新（PASR，Partial Array Self-Refresh） | 第21-22页 |
| ·DDR3 的其它重要特点 | 第22-25页 |
| ·高密度高容量 | 第22页 |
| ·点对点连接（Point-to-Point） | 第22-23页 |
| ·突发长度（BL，Burst Length） | 第23页 |
| ·封装（Package） | 第23-24页 |
| ·ZQ 校准 | 第24页 |
| ·参考电压分成两个 | 第24-25页 |
| 第三章 DDR3 SDRAM 存储器概述 | 第25-33页 |
| ·加电和初始化 | 第26-27页 |
| ·配置模式寄存器 | 第27-29页 |
| ·DDR3 命令 | 第29-32页 |
| ·WRITE LEVELING | 第32-33页 |
| 第四章 DDR3 存储控制器传输层的设计实现 | 第33-63页 |
| ·存储控制器总体结构 | 第33-34页 |
| ·用户接口模块UIB | 第34-45页 |
| ·信号时钟域转换模块 | 第35-38页 |
| ·读请求处理模块 | 第38-40页 |
| ·写请求处理模块 | 第40-43页 |
| ·ECC 写数据校验模块 | 第43-45页 |
| ·读写等待队列模块 | 第45页 |
| ·请求调度模块ARB | 第45-49页 |
| ·仲裁算法 | 第46页 |
| ·仲裁器实现 | 第46-49页 |
| ·地址通路模块（APB） | 第49-50页 |
| ·纠错回写控制单元SCRB | 第50-51页 |
| ·写数据传输通路 | 第51-59页 |
| ·读写控制 | 第54-56页 |
| ·写数据传输通路 | 第56-59页 |
| ·读数据通路 | 第59-63页 |
| 第五章 DDR3 存储控制器物理层的设计实现 | 第63-70页 |
| ·地址命令发送模块 | 第63页 |
| ·数据发送模块 | 第63-65页 |
| ·读数据接收模块 | 第65-70页 |
| ·接收时钟 | 第65页 |
| ·时钟相位检测 | 第65-66页 |
| ·数据接收 | 第66-70页 |
| 第六章 结束语 | 第70-72页 |
| ·研究工作总结 | 第70页 |
| ·后继工作 | 第70-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 作者在学期间发表的论文 | 第75页 |