| 摘要 | 第6-8页 |
| ABSTRACT | 第8-9页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 课题研究的背景及面临的问题 | 第16-17页 |
| 1.2 课题研究现状 | 第17-20页 |
| 1.2.1 极化码的研究现状 | 第17-19页 |
| 1.2.2 闪存的差错控制技术的研究现状 | 第19-20页 |
| 1.3 研究的意义和发展前景 | 第20页 |
| 1.4 研究内容和章节安排 | 第20-22页 |
| 第二章 极化码的基本原理 | 第22-36页 |
| 2.1 极化码的基本概念 | 第22-23页 |
| 2.2 信道极化 | 第23-27页 |
| 2.2.1 信道的合并与拆分 | 第23-27页 |
| 2.2.2 信道极化现象 | 第27页 |
| 2.3 极化码的构造 | 第27-29页 |
| 2.4 极化码编码 | 第29-30页 |
| 2.5 极化码的译码算法 | 第30-35页 |
| 2.5.1 SC译码算法 | 第30-33页 |
| 2.5.2 SCL译码算法 | 第33-35页 |
| 2.6 本章小结 | 第35-36页 |
| 第三章 MLC型的NAND闪存的研究 | 第36-52页 |
| 3.1 闪存的特性 | 第36-40页 |
| 3.1.1 NAND型闪存的结构 | 第36-38页 |
| 3.1.2 闪存的基本操作原理 | 第38-39页 |
| 3.1.3 闪存的干扰源 | 第39-40页 |
| 3.2 闪存的阈值电压分布 | 第40-41页 |
| 3.3 MLC型NAND闪存信道建模 | 第41-50页 |
| 3.3.1 基于高斯分布的信道模型 | 第42-45页 |
| 3.3.2 2 -BBM信道模型 | 第45-50页 |
| 3.4 本章小结 | 第50-52页 |
| 第四章 极化码在闪存系统中的应用仿真 | 第52-68页 |
| 4.1 极化码在MLC型NAND闪存中的应用仿真系统 | 第52页 |
| 4.2 MLC型NAND闪存信道模型仿真 | 第52-54页 |
| 4.3 设计极化码的纠错方案 | 第54-59页 |
| 4.3.1 蒙特卡洛构造 | 第54-55页 |
| 4.3.2 译码算法的信息计算 | 第55-56页 |
| 4.3.3 极化码的缩短码长方案 | 第56-59页 |
| 4.4 仿真结果及分析 | 第59-66页 |
| 4.4.1 码长对系统性能的影响 | 第60-61页 |
| 4.4.2 译码算法对系统性能影响 | 第61-62页 |
| 4.4.3 码率对系统性能的影响 | 第62-64页 |
| 4.4.4 极化码与LDPC码的性能比较 | 第64-65页 |
| 4.4.5 缩短极化码与LDPC码的性能比较 | 第65-66页 |
| 4.5 本章小结 | 第66-68页 |
| 第五章 总结与展望 | 第68-70页 |
| 5.1 总结 | 第68-69页 |
| 5.2 前景展望 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 致谢 | 第74-76页 |
| 作者简介 | 第76-77页 |