| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略词表 | 第12-13页 |
| 第一章 绪论 | 第13-18页 |
| 1.1 数字通信系统与信道编码 | 第13-15页 |
| 1.2 LDPC码的发展历史与研究现状 | 第15-16页 |
| 1.3 论文内容安排 | 第16-18页 |
| 第二章 LDPC码基础理论 | 第18-27页 |
| 2.1 LDPC码的基本概念 | 第18-20页 |
| 2.1.1 校验矩阵表示法 | 第18-19页 |
| 2.1.2 Tanner图表示法 | 第19-20页 |
| 2.2 LDPC码关键性能参数 | 第20-21页 |
| 2.2.1 度分布序列 | 第20-21页 |
| 2.2.2 环 | 第21页 |
| 2.3 LDPC码的构造方法 | 第21-24页 |
| 2.3.1 随机构造法 | 第21-23页 |
| 2.3.2 结构化构造方法 | 第23-24页 |
| 2.4 QC-LDPC码的基本概念 | 第24-25页 |
| 2.4.1 QC-LDPC码的基本概念和特点 | 第24页 |
| 2.4.2 IEEE802.16e协议中QC-LDPC码的应用 | 第24-25页 |
| 2.5 本章小结 | 第25-27页 |
| 第三章 LDPC编码算法研究及硬件实现设计 | 第27-36页 |
| 3.1 LDPC码的编码算法 | 第27-32页 |
| 3.1.1 生成矩阵算法 | 第27页 |
| 3.1.2 高斯消元法编码算法 | 第27-28页 |
| 3.1.3 Efficient编码算法 | 第28-30页 |
| 3.1.4 适用于 802.16e的简化Efficient编码算法 | 第30-32页 |
| 3.2 LDPC码编码器的硬件实现 | 第32-35页 |
| 3.2.1 LDPC编码器硬件实现结构分析 | 第32-34页 |
| 3.2.2 LDPC编码器硬件实现仿真 | 第34-35页 |
| 3.3 本章小结 | 第35-36页 |
| 第四章 LDPC译码算法研究及硬件实现设计 | 第36-69页 |
| 4.1 LDPC译码算法分析 | 第36-44页 |
| 4.1.1 比特翻转译码算法 | 第36-38页 |
| 4.1.2 基于概率测度的BP译码算法 | 第38-40页 |
| 4.1.3 基于对数似然比的BP译码算法 | 第40-42页 |
| 4.1.4 最小和译码算法 | 第42-43页 |
| 4.1.5 译码算法性能比较 | 第43-44页 |
| 4.2 LDPC译码器关键参数的仿真 | 第44-50页 |
| 4.2.1 量化范围及量化位宽的确定 | 第44-47页 |
| 4.2.2 归一化因子的确定 | 第47-49页 |
| 4.2.3 最大迭代次数的确定 | 第49-50页 |
| 4.3 硬件实现结构分析 | 第50-65页 |
| 4.3.1 串行、全并行与部分并行实现结构 | 第50页 |
| 4.3.2 TPMP结构和TDMP结构及性能对比 | 第50-53页 |
| 4.3.3 LDPC译码器FPGA实现结构图 | 第53-65页 |
| 4.4 译码器仿真结果 | 第65-67页 |
| 4.5 本章小结 | 第67-69页 |
| 第五章 LDPC编译码器的验证与测试 | 第69-81页 |
| 5.1 LDPC编译码器的验证方案 | 第69-71页 |
| 5.2 LDPC编译码器的验证平台 | 第71-74页 |
| 5.3 LDPC编码器和译码器的板级验证 | 第74-77页 |
| 5.3.1 LDPC编码器的板级验证 | 第74-76页 |
| 5.3.2 LDPC译码器的板级验证 | 第76-77页 |
| 5.4 LDPC编译码器的性能分析 | 第77-80页 |
| 5.4.1 LDPC编码器的性能分析 | 第77-79页 |
| 5.4.2 LDPC译码器的性能分析 | 第79-80页 |
| 5.5 本章小结 | 第80-81页 |
| 第六章 总结与展望 | 第81-83页 |
| 6.1 总结 | 第81-82页 |
| 6.2 展望 | 第82-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-87页 |
| 个人简历及攻读硕士学位期间的研究成果 | 第87-88页 |