通信信道盲均衡器的设计与实现
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 研究目的与意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-12页 |
| 1.2.1 盲均衡技术研究概况 | 第9-10页 |
| 1.2.2 FPGA和DSP联合架构概况 | 第10-12页 |
| 1.3 本文的主要内容及章节安排 | 第12-14页 |
| 第二章 盲均衡算法原理 | 第14-32页 |
| 2.1 信道盲均衡结构 | 第14-16页 |
| 2.2 常用的盲均衡算法 | 第16-19页 |
| 2.2.1 Bussgang类盲均衡算法 | 第16-17页 |
| 2.2.2 常模算法与多模算法 | 第17-19页 |
| 2.3 基于模因算法的多模盲均衡算法 | 第19-24页 |
| 2.4 基于混合蛙跳算法的多模盲均衡算法 | 第24-29页 |
| 2.5 时间复杂度分析 | 第29-30页 |
| 2.6 本章小结 | 第30-32页 |
| 第三章 均衡器设计的总体方案 | 第32-40页 |
| 3.1 均衡器指标要求 | 第32页 |
| 3.2 均衡器总体结构的构建 | 第32-34页 |
| 3.3 系统软件总体设计 | 第34-35页 |
| 3.4 芯片选型 | 第35-39页 |
| 3.4.1 FPGA片内资源 | 第36-37页 |
| 3.4.2 DSP片内资源 | 第37页 |
| 3.4.3 双口RAM芯片 | 第37-39页 |
| 3.5 本章小结 | 第39-40页 |
| 第四章 盲均衡器的硬件设计 | 第40-54页 |
| 4.1 最小系统的硬件设计 | 第40-47页 |
| 4.1.1 电源电路设计 | 第40-43页 |
| 4.1.2 时钟模块 | 第43-44页 |
| 4.1.3 复位模块 | 第44-45页 |
| 4.1.4 下载配置模块 | 第45-47页 |
| 4.2 外部存储器模块的硬件设计 | 第47-49页 |
| 4.2.1 FPGA与SDRAM的接口设计 | 第47-48页 |
| 4.2.2 DSP与FLASH的接口设计 | 第48-49页 |
| 4.3 FPGA与DSP数据通信模块的硬件设计 | 第49-51页 |
| 4.4 双通道D/A转换模块的硬件设计 | 第51-52页 |
| 4.5 均衡器的硬件测试 | 第52页 |
| 4.6 本章小结 | 第52-54页 |
| 第五章 盲均衡器的软件设计 | 第54-74页 |
| 5.1 FPGA内部逻辑设计 | 第54-66页 |
| 5.1.1 SDRAM控制器模块 | 第55-59页 |
| 5.1.2 双口RAM控制器模块 | 第59-61页 |
| 5.1.3 D/A转换控制器模块 | 第61-62页 |
| 5.1.4 CPU整体设计 | 第62-66页 |
| 5.2 DSP内部设计 | 第66-73页 |
| 5.2.1 信号处理模块 | 第66-69页 |
| 5.2.2 DSP与外部存储器的接口设计 | 第69-73页 |
| 5.3 本章小结 | 第73-74页 |
| 第六章 性能验证与测试 | 第74-83页 |
| 6.1 电路性能验证环境 | 第75-76页 |
| 6.2 电路性能验证流程 | 第76-77页 |
| 6.3 验证结果 | 第77-81页 |
| 6.4 本章小结 | 第81-83页 |
| 第七章 结论与展望 | 第83-85页 |
| 参考文献 | 第85-89页 |
| 致谢 | 第89-90页 |
| 攻读硕士期间科研成果 | 第90-91页 |
| 附录 通信信道盲均衡器电路原理图 | 第91-93页 |
