| 摘要 | 第1-5页 |
| Abstract | 第5-11页 |
| 第一章 绪论 | 第11-19页 |
| ·课题来源 | 第11页 |
| ·频率合成技术的发展概况 | 第11-16页 |
| ·频率合成器的发展趋势 | 第16-17页 |
| ·本课题的研究内容和意义 | 第17-18页 |
| ·本文章节安排 | 第18-19页 |
| 第二章 频率合成理论 | 第19-38页 |
| ·频率合成的分类 | 第19-20页 |
| ·锁相频率合成技术 | 第20-31页 |
| ·锁相环的基本组成和原理 | 第20-26页 |
| ·鉴相器（PD） | 第22-23页 |
| ·环路滤波器（LF） | 第23-25页 |
| ·压控振荡器（VCO） | 第25-26页 |
| ·锁相频率合成的线性化模型 | 第26-28页 |
| ·PLL 的线性化模型 | 第26-27页 |
| ·PLL 的闭环传输函数 | 第27-28页 |
| ·锁相频率合成的相位噪声分析 | 第28-31页 |
| ·直接数字频率合成理论 | 第31-38页 |
| ·DDS 的结构和原理[24] | 第31-33页 |
| ·DDS 的杂散 | 第33-38页 |
| ·相位截断引起的杂散 | 第33-34页 |
| ·幅度量化引起的杂散 | 第34-36页 |
| ·DAC 的非理想特性引起的杂散 | 第36-38页 |
| 第三章 DDS+PLL 混合频率合成器设计方案研究 | 第38-44页 |
| ·混合频率合成技术 | 第38-41页 |
| ·DDS 激励 PLL 方式 | 第39-40页 |
| ·DDS 内插 PLL 方式 | 第40-41页 |
| ·其他混合频率合成方式 | 第41页 |
| ·本文 DDS 激励 PLL 频率合成方案 | 第41-42页 |
| ·DDS+PLL 频率合成器的杂散抑制 | 第42-43页 |
| ·本章小结 | 第43-44页 |
| 第四章 DDS 激励 PLL 的设计与实现 | 第44-77页 |
| ·频率综合源原理框图及工作原理 | 第44-49页 |
| ·主要技术指标 | 第44-45页 |
| ·频率合成器的设计方法 | 第45页 |
| ·频率合成器的建模与仿真 | 第45-46页 |
| ·环路滤波器的设计和优化 | 第46-48页 |
| ·频率合成器噪声性能的仿真 | 第48-49页 |
| ·DDS单元模块的电路设计与实现 | 第49-57页 |
| ·DDS 芯片的选择 | 第49-52页 |
| ·DDS 的频率点输出设计 | 第52-54页 |
| ·DDS 滤波器的设计 | 第54-57页 |
| ·PLL 模块电路设计与实现 | 第57-63页 |
| ·VCO 的选择 | 第57-58页 |
| ·鉴相器的选择 | 第58-59页 |
| ·环路滤波器的设计 | 第59-61页 |
| ·功分器和分频器的选择 | 第61-62页 |
| ·功率匹配电路设计 | 第62-63页 |
| ·系统的高速 PCB 设计 | 第63-68页 |
| ·印制板的 EMC 设计 | 第63-66页 |
| ·阻抗匹配设计 | 第66-67页 |
| ·电源模块设计 | 第67-68页 |
| ·FPGA 控制电路设计与实现 | 第68-70页 |
| ·测试实验结果分析 | 第70-73页 |
| ·调试平台与主要测试仪器 | 第70-71页 |
| ·芯片调试 | 第71-73页 |
| ·实验测试结果与分析 | 第73-76页 |
| ·实验测试结果 | 第73-75页 |
| ·实验结果对比分析 | 第75-76页 |
| ·本章小结 | 第76-77页 |
| 第五章 全文总结 | 第77-79页 |
| 附录A：原理图与 PCB 电路板图 | 第79-84页 |
| 附录B：程序 | 第84-88页 |
| 附录C： IEEE 频谱 | 第88-89页 |
| 参考文献 | 第89-93页 |
| 攻读硕士学位期间发表的论文及所取得的研究成果 | 第93-94页 |
| 致谢 | 第94页 |