| 摘要 | 第1-6页 |
| Abstract | 第6-11页 |
| 第一章 项目研究背景介绍 | 第11-15页 |
| ·传统FPGA的设计流程 | 第11-12页 |
| ·本文的主要内容和选题的意义 | 第12-13页 |
| ·论文的组织结构 | 第13-15页 |
| 第二章 FPGA和Matlab相结合方案的设计与实现 | 第15-39页 |
| ·问题的提出 | 第15-19页 |
| ·数字基带传输系统的原理 | 第15-18页 |
| ·设计中遇到的具体问题 | 第18-19页 |
| ·FPGA和Matlab相结合设计方案的提出 | 第19页 |
| ·FPGA和Matlab相结合设计方案的应用 | 第19-29页 |
| ·在滤波器设计过程中的应用 | 第19-21页 |
| ·数字滤波器性能的验证 | 第21-23页 |
| ·加性高斯白噪声的设计与实现 | 第23-28页 |
| ·系统性能的分析与验证 | 第28-29页 |
| ·该方案可视化界面的实现 | 第29-34页 |
| ·该方案的硬件实现 | 第34-37页 |
| ·在Modelsim中进行时序仿真 | 第34-36页 |
| ·FPGA硬件下载调试 | 第36-37页 |
| ·本章小结 | 第37-39页 |
| 第三章 基于DSP Builder设计方法的分析与应用 | 第39-56页 |
| ·基于DSP Builder设计方法的意义 | 第39页 |
| ·基于DSP Builder的设计流程 | 第39-41页 |
| ·基于DSP Builder滤波器的设计 | 第41-48页 |
| ·基于DSP Builder加性高斯白噪声的设计 | 第48-52页 |
| ·数字基带传输系统的设计 | 第52-55页 |
| ·本章小结 | 第55-56页 |
| 第四章 基于Scilab/Scicos-HDL设计方法的研究 | 第56-80页 |
| ·Scicos-HDL工具箱与DSP Builder工具箱的对比 | 第56-57页 |
| ·Scilab/Scicos-HDL简介 | 第57-61页 |
| ·Scilab简介 | 第57-58页 |
| ·Scicos简介 | 第58-59页 |
| ·Scicos-HDL简介 | 第59-61页 |
| ·Scicos-HDL设计方法的性能分析 | 第61-64页 |
| ·信源模块设计的性能分析 | 第61-62页 |
| ·滤波器模块设计的性能分析 | 第62页 |
| ·高斯白噪声模块设计的性能分析 | 第62-64页 |
| ·基于Scicos-HDL库模块设计技术的研究 | 第64-78页 |
| ·Scicos-HDL的库模块的设计流程 | 第65页 |
| ·模块设计技术的应用 | 第65-76页 |
| ·连接系统、仿真验证 | 第76-78页 |
| ·研究结果小结 | 第78页 |
| ·三种方法的比较 | 第78-80页 |
| 第五章 结论和展望 | 第80-82页 |
| ·结论 | 第80页 |
| ·进一步的工作 | 第80-82页 |
| 附录 | 第82-86页 |
| 参考文献 | 第86-89页 |
| 致谢 | 第89-90页 |
| 攻读学位期间发表的学术论文 | 第90页 |
