| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略词表 | 第14-15页 |
| 第一章 引言 | 第15-22页 |
| 1.1 研究背景 | 第15-19页 |
| 1.1.1 数字通信系统基本结构 | 第15-16页 |
| 1.1.2 信道编码基本理论 | 第16-17页 |
| 1.1.3 IEEE802.16e协议简介 | 第17-18页 |
| 1.1.4 LDPC概述 | 第18页 |
| 1.1.5 可编程逻辑器件的发展 | 第18-19页 |
| 1.2 国内外研究现状 | 第19-21页 |
| 1.2.1 LDPC译码算法研究现状 | 第19-20页 |
| 1.2.2 LDPC硬件实现研究现状 | 第20-21页 |
| 1.3 论文主要内容及结构 | 第21-22页 |
| 1.3.1 主要任务 | 第21页 |
| 1.3.2 研究目标 | 第21页 |
| 1.3.3 章节安排 | 第21-22页 |
| 第二章 LDPC基本原理 | 第22-30页 |
| 2.1 线性分组码 | 第22-23页 |
| 2.1.1 生成矩阵和校验矩阵 | 第22页 |
| 2.1.2 系统码 | 第22-23页 |
| 2.2 LDPC定义 | 第23-26页 |
| 2.2.1 LDPC基本描述 | 第23页 |
| 2.2.2 LDPC的双向图表示 | 第23-25页 |
| 2.2.3 影响LDPC性能的因素 | 第25-26页 |
| 2.3 QC-LDPC | 第26-29页 |
| 2.3.1 QC-LDPC概述 | 第26页 |
| 2.3.2 IEEE802.16e中的QC-LDPC | 第26-28页 |
| 2.3.3 简化Efficient编码算法 | 第28-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 LDPC译码原理及算法仿真 | 第30-49页 |
| 3.1 硬判决译码算法基本原理 | 第30-31页 |
| 3.2 软判决译码算法基本原理 | 第31-37页 |
| 3.2.1 概率域和积译码算法 | 第31-33页 |
| 3.2.2 对数域和积译码算法 | 第33-35页 |
| 3.2.3 最小和译码算法 | 第35-37页 |
| 3.2.4 归一化最小和译码算法 | 第37页 |
| 3.3 系统仿真分析 | 第37-48页 |
| 3.3.1 仿真系统整体设计 | 第38页 |
| 3.3.2 译码算法性能比较 | 第38-40页 |
| 3.3.3 最大迭代次数的确定 | 第40-41页 |
| 3.3.4 归一化因子的选择 | 第41-42页 |
| 3.3.5 量化方案的选择 | 第42-48页 |
| 3.4 本章小结 | 第48-49页 |
| 第四章 LDPC译码器设计及FPGA实现 | 第49-79页 |
| 4.1 译码器硬件结构分析 | 第49-51页 |
| 4.1.1 串行结构译码 | 第49-50页 |
| 4.1.2 全并行结构译码 | 第50页 |
| 4.1.3 部分并行结构译码 | 第50-51页 |
| 4.2 译码算法及结构改进 | 第51-52页 |
| 4.3 LDPC译码器整体设计 | 第52-57页 |
| 4.3.1 译码器总体结构 | 第52-55页 |
| 4.3.2 译码器整体控制部分 | 第55-57页 |
| 4.4 LDPC译码器内核模块设计 | 第57-72页 |
| 4.4.1 Mux模块 | 第57-59页 |
| 4.4.2 Shifter模块 | 第59-61页 |
| 4.4.3 Channel RAM模块 | 第61-62页 |
| 4.4.4 Sub_array模块 | 第62-64页 |
| 4.4.5 CNU模块 | 第64-66页 |
| 4.4.6 FIFO模块 | 第66-67页 |
| 4.4.7 Add_array模块 | 第67-69页 |
| 4.4.8 SN/MRAM模块 | 第69-71页 |
| 4.4.9 SO_RAM模块 | 第71-72页 |
| 4.5 LDPC译码器验证及测试结果分析 | 第72-78页 |
| 4.5.1 测试平台建立及验证流程 | 第72-73页 |
| 4.5.2 硬件平台简介 | 第73页 |
| 4.5.3 验证与测试 | 第73-78页 |
| 4.6 本章小结 | 第78-79页 |
| 第五章 总结与展望 | 第79-81页 |
| 5.1 总结 | 第79页 |
| 5.2 展望 | 第79-81页 |
| 致谢 | 第81-82页 |
| 参考文献 | 第82-86页 |
| 个人简历及攻读硕士期间取得的研究成果 | 第86-87页 |