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高速LDPC译码器的设计及实现

摘要第5-6页
ABSTRACT第6页
缩略词表第14-15页
第一章 引言第15-22页
    1.1 研究背景第15-19页
        1.1.1 数字通信系统基本结构第15-16页
        1.1.2 信道编码基本理论第16-17页
        1.1.3 IEEE802.16e协议简介第17-18页
        1.1.4 LDPC概述第18页
        1.1.5 可编程逻辑器件的发展第18-19页
    1.2 国内外研究现状第19-21页
        1.2.1 LDPC译码算法研究现状第19-20页
        1.2.2 LDPC硬件实现研究现状第20-21页
    1.3 论文主要内容及结构第21-22页
        1.3.1 主要任务第21页
        1.3.2 研究目标第21页
        1.3.3 章节安排第21-22页
第二章 LDPC基本原理第22-30页
    2.1 线性分组码第22-23页
        2.1.1 生成矩阵和校验矩阵第22页
        2.1.2 系统码第22-23页
    2.2 LDPC定义第23-26页
        2.2.1 LDPC基本描述第23页
        2.2.2 LDPC的双向图表示第23-25页
        2.2.3 影响LDPC性能的因素第25-26页
    2.3 QC-LDPC第26-29页
        2.3.1 QC-LDPC概述第26页
        2.3.2 IEEE802.16e中的QC-LDPC第26-28页
        2.3.3 简化Efficient编码算法第28-29页
    2.4 本章小结第29-30页
第三章 LDPC译码原理及算法仿真第30-49页
    3.1 硬判决译码算法基本原理第30-31页
    3.2 软判决译码算法基本原理第31-37页
        3.2.1 概率域和积译码算法第31-33页
        3.2.2 对数域和积译码算法第33-35页
        3.2.3 最小和译码算法第35-37页
        3.2.4 归一化最小和译码算法第37页
    3.3 系统仿真分析第37-48页
        3.3.1 仿真系统整体设计第38页
        3.3.2 译码算法性能比较第38-40页
        3.3.3 最大迭代次数的确定第40-41页
        3.3.4 归一化因子的选择第41-42页
        3.3.5 量化方案的选择第42-48页
    3.4 本章小结第48-49页
第四章 LDPC译码器设计及FPGA实现第49-79页
    4.1 译码器硬件结构分析第49-51页
        4.1.1 串行结构译码第49-50页
        4.1.2 全并行结构译码第50页
        4.1.3 部分并行结构译码第50-51页
    4.2 译码算法及结构改进第51-52页
    4.3 LDPC译码器整体设计第52-57页
        4.3.1 译码器总体结构第52-55页
        4.3.2 译码器整体控制部分第55-57页
    4.4 LDPC译码器内核模块设计第57-72页
        4.4.1 Mux模块第57-59页
        4.4.2 Shifter模块第59-61页
        4.4.3 Channel RAM模块第61-62页
        4.4.4 Sub_array模块第62-64页
        4.4.5 CNU模块第64-66页
        4.4.6 FIFO模块第66-67页
        4.4.7 Add_array模块第67-69页
        4.4.8 SN/MRAM模块第69-71页
        4.4.9 SO_RAM模块第71-72页
    4.5 LDPC译码器验证及测试结果分析第72-78页
        4.5.1 测试平台建立及验证流程第72-73页
        4.5.2 硬件平台简介第73页
        4.5.3 验证与测试第73-78页
    4.6 本章小结第78-79页
第五章 总结与展望第79-81页
    5.1 总结第79页
    5.2 展望第79-81页
致谢第81-82页
参考文献第82-86页
个人简历及攻读硕士期间取得的研究成果第86-87页

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