基于FPGA的级联编码研究及实现
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 目录 | 第5-7页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 研究背景 | 第7-8页 |
| 1.2 信道编码发展情况 | 第8-10页 |
| 1.2.1 信道编码理论基础 | 第8页 |
| 1.2.2 信道编码的发展 | 第8-10页 |
| 1.3 本文主要工作以及内容安排 | 第10-11页 |
| 第二章 级联编码方案设计 | 第11-17页 |
| 2.1 系统主要纠错码介绍 | 第11-13页 |
| 2.1.1 RS 码的介绍 | 第11页 |
| 2.1.2 卷积码的介绍 | 第11-12页 |
| 2.1.3 交织编码的介绍 | 第12-13页 |
| 2.2 级联编码的构建 | 第13-15页 |
| 2.3 级联编码的硬件平台 | 第15页 |
| 2.4 本章小结 | 第15-17页 |
| 第三章 级联编码中主要算法的研究 | 第17-35页 |
| 3.1 RS 码编译码器 | 第17-25页 |
| 3.1.1 RS 码基础 | 第17-19页 |
| 3.1.2 RS 编码器的原理 | 第19-20页 |
| 3.1.3 RS 译码器的原理 | 第20-25页 |
| 3.2 卷积码编译码器 | 第25-30页 |
| 3.2.1 卷积编码器的原理 | 第25-28页 |
| 3.2.2 卷积译码器的原理 | 第28-30页 |
| 3.3 交织与解交织算法 | 第30-33页 |
| 3.4 本章小结 | 第33-35页 |
| 第四章 级联编译码的设计与实现 | 第35-57页 |
| 4.1 RS 编码器的设计 | 第35-38页 |
| 4.1.1 有限域中元素的运算 | 第35-36页 |
| 4.1.2 编码器的实现与仿真 | 第36-38页 |
| 4.2 RS 译码器的设计 | 第38-46页 |
| 4.2.1 伴随式的计算及仿真 | 第38-40页 |
| 4.2.2 关键方程的计算及仿真 | 第40-42页 |
| 4.2.3 错误位置的计算及仿真 | 第42-43页 |
| 4.2.4 错误值的计算及仿真 | 第43-45页 |
| 4.2.5 译码器的实现及仿真 | 第45-46页 |
| 4.3 卷积编码器的设计及仿真 | 第46-47页 |
| 4.4 卷积译码器的设计及仿真 | 第47-54页 |
| 4.4.1 分支度量模块的设计及仿真 | 第48-49页 |
| 4.4.2 加选比与回溯模块的设计及仿真 | 第49-51页 |
| 4.4.3 最小状态比较模块的设计及仿真 | 第51-53页 |
| 4.4.4 存储控制模块的设计 | 第53页 |
| 4.4.5 其他模块 | 第53-54页 |
| 4.4.6 译码器的实现及仿真 | 第54页 |
| 4.5 交织器的设计与实现 | 第54-56页 |
| 4.6 本章小结 | 第56-57页 |
| 第五章 级联编译码系统的性能分析 | 第57-61页 |
| 5.1 纠正随机错误能力分析 | 第58页 |
| 5.2 纠正突发错误的能力分析 | 第58-59页 |
| 5.3 整体性能分析 | 第59-60页 |
| 5.4 本章小结 | 第60-61页 |
| 结束语 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-67页 |
| 攻读学位期间参加科研和发表论文情况 | 第67-68页 |
