| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第8-10页 |
| 1.1 研究背景 | 第8页 |
| 1.2 国内外发展现状 | 第8页 |
| 1.3 论文研究的目的和意义 | 第8-9页 |
| 1.4 论文主要工作 | 第9页 |
| 1.5 论文章节安排 | 第9-10页 |
| 第二章 基带数字控制电路总体架构 | 第10-18页 |
| 2.1 无线收发芯片结构 | 第10页 |
| 2.2 无线收发芯片特性 | 第10-11页 |
| 2.3 基带控制电路功能 | 第11页 |
| 2.4 基带控制电路总体框架 | 第11-13页 |
| 2.5 基带数字控制电路工作原理 | 第13-16页 |
| 2.5.1 工作模式 | 第13-15页 |
| 2.5.2 收发操作 | 第15-16页 |
| 2.6 本章小结 | 第16-18页 |
| 第三章 基带数字控制电路设计 | 第18-48页 |
| 3.1 基带数字控制电路设计指标 | 第18页 |
| 3.2 数据和控制电路设计 | 第18-27页 |
| 3.2.1 数据和控制接口 | 第18-19页 |
| 3.2.2 SPI 串行接口电路设计 | 第19-24页 |
| 3.2.2.1 接口电路的选择 | 第19页 |
| 3.2.2.2 SPI 接口结构及原理 | 第19-20页 |
| 3.2.2.3 SPI 接口命令格式 | 第20-22页 |
| 3.2.2.4 SPI 时序 | 第22-23页 |
| 3.2.2.5 命令处理模块设计 | 第23-24页 |
| 3.2.3 数据 FIFO 电路设计 | 第24-27页 |
| 3.2.3.1 FIFO 结构 | 第24-25页 |
| 3.2.3.2 FIFO 空/满标志判断 | 第25-27页 |
| 3.2.4 IRQ 中断标志 | 第27页 |
| 3.3 组帧模块电路设计 | 第27-35页 |
| 3.3.1 帧结构 | 第27-34页 |
| 3.3.1.1 前导码 | 第27页 |
| 3.3.1.2 同步码 | 第27-30页 |
| 3.3.1.3 地址码 | 第30页 |
| 3.3.1.4 控制位 | 第30-31页 |
| 3.3.1.5 数据位 | 第31页 |
| 3.3.1.6 校验码 | 第31-34页 |
| 3.3.2 自动组帧功能设计 | 第34-35页 |
| 3.4 解帧模块电路设计 | 第35-40页 |
| 3.4.1 位同步采样脉冲 | 第35-37页 |
| 3.4.2 巴克码同步 | 第37-38页 |
| 3.4.3 自动解帧功能设计 | 第38-40页 |
| 3.5 芯片增强通信协议 | 第40-45页 |
| 3.5.1 自动应答功能 | 第40-41页 |
| 3.5.2 自动重发功能 | 第41页 |
| 3.5.3 多接收通道 | 第41-42页 |
| 3.5.4 使用增强通信协议的收发流程图解 | 第42-45页 |
| 3.6 寄存器组电路设计 | 第45-46页 |
| 3.7 本章小结 | 第46-48页 |
| 第四章 数字前端设计及验证 | 第48-60页 |
| 4.1 Verilog HDL 和数字集成电路设计流程 | 第48-49页 |
| 4.2 逻辑功能仿真 | 第49-51页 |
| 4.2.1 Testbench 及其覆盖率 | 第49-50页 |
| 4.2.2 ModelSim 前仿真 | 第50-51页 |
| 4.3 FPGA 验证 | 第51-56页 |
| 4.4 综合 | 第56-59页 |
| 4.5 综合后时序仿真 | 第59页 |
| 4.6 本章小结 | 第59-60页 |
| 第五章 数字后端设计和流片验证 | 第60-72页 |
| 5.1 布局布线 | 第60-63页 |
| 5.2 DRC 与 LVS | 第63-64页 |
| 5.3 VCS 数字电路后仿真 | 第64-66页 |
| 5.4 版图物理后仿真 | 第66-68页 |
| 5.5 流片验证 | 第68-71页 |
| 5.5.1 芯片图 | 第68页 |
| 5.5.2 测试平台 | 第68-69页 |
| 5.5.3 测试波形 | 第69-71页 |
| 5.6 本章小结 | 第71-72页 |
| 第六章 总结与展望 | 第72-74页 |
| 致谢 | 第74-76页 |
| 参考文献 | 第76-80页 |
| 研究成果 | 第80-81页 |