| 目录 | 第2-5页 |
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第7-10页 |
| 1.1 研究背景 | 第7-8页 |
| 1.2 研究动机 | 第8-9页 |
| 1.3 研究内容和贡献 | 第9页 |
| 1.4 论文组织结构 | 第9-10页 |
| 第二章 PLL环路参数设计 | 第10-18页 |
| 2.1 PLL基本原理 | 第10页 |
| 2.2 PLL性能指标 | 第10-12页 |
| 2.2.1 PLL环路基本性能 | 第11页 |
| 2.2.2 PLL环路跟踪性能 | 第11-12页 |
| 2.2.3 PLL环路噪声性能 | 第12页 |
| 2.2.4 PLL环路捕获性能 | 第12页 |
| 2.3 PLL环路参数设计 | 第12-15页 |
| 2.4 PLL噪声传递模型 | 第15-18页 |
| 第三章 低抖动环形压控振荡器的设计 | 第18-55页 |
| 3.1 VCO的数学模型 | 第18-20页 |
| 3.2 应用在时钟恢复电路中的VCO结构 | 第20-22页 |
| 3.2.1 LC压控振荡器 | 第20-21页 |
| 3.2.2 多谐振荡器 | 第21页 |
| 3.2.3 环形振荡器 | 第21-22页 |
| 3.3 环形振荡器的种类 | 第22-26页 |
| 3.3.1 单端输出环形振荡器 | 第22-24页 |
| 3.3.2 全差分输出环形振荡器 | 第24-25页 |
| 3.3.3 伪差分输出环形振荡器 | 第25-26页 |
| 3.4 环形振荡器的调谐方式 | 第26-29页 |
| 3.4.1 改变延时单元级数 | 第26-27页 |
| 3.4.2 改变延时单元负载 | 第27-28页 |
| 3.4.3 改变驱动能力 | 第28-29页 |
| 3.4.4 改变延时单元电压 | 第29页 |
| 3.5 环形振荡器时钟抖动分析 | 第29-46页 |
| 3.5.1 差分输出环形振荡器时钟抖动分析 | 第29-44页 |
| 3.5.2 单端输出环形振荡器的时钟抖动分析 | 第44-46页 |
| 3.6 几种延时单元的jitter性能比较 | 第46-47页 |
| 3.7 环形振荡器的设计实例 | 第47-55页 |
| 3.7.1 设计指标 | 第47-48页 |
| 3.7.2 电路设计 | 第48-49页 |
| 3.7.3 仿真结果 | 第49-55页 |
| 第四章 时钟恢复电路的设计 | 第55-72页 |
| 4.1 系统分析 | 第55-56页 |
| 4.2 时钟恢复电路系统设计 | 第56-58页 |
| 4.3 时钟提取比较器的设计 | 第58-61页 |
| 4.3.1 外部正反馈迟滞比较器 | 第59-60页 |
| 4.3.2 内部自带迟滞比较器 | 第60-61页 |
| 4.3.3 改进型内部自带迟滞比较器 | 第61页 |
| 4.4 PFD和PLL使能逻辑的设计 | 第61-65页 |
| 4.4.1 PFD设计 | 第61-62页 |
| 4.4.2 PFD使能信号控制逻辑设计(PLL_EN) | 第62-65页 |
| 4.5 PLL锁定指示信号控制逻辑设计(PLL_LOCKE) | 第65-68页 |
| 4.5.1 数字锁定指示电路 | 第66-67页 |
| 4.5.2 类Charge Pump结构锁定指示电路 | 第67-68页 |
| 4.6 电荷泵和LPF设计 | 第68页 |
| 4.7 PLL仿真总结 | 第68-72页 |
| 4.7.1 PLL锁定指示电路仿真 | 第69-70页 |
| 4.7.2 PLL整体相移仿真 | 第70-72页 |
| 第五章 版图与测试 | 第72-77页 |
| 5.1 版图 | 第72页 |
| 5.2 测试方案 | 第72-73页 |
| 5.3 测试结果 | 第73-75页 |
| 5.4 测试结果分析 | 第75页 |
| 5.5 电路优化方案 | 第75-77页 |
| 第六章 总结与展望 | 第77-79页 |
| 6.1 总结 | 第77页 |
| 6.2 展望 | 第77-79页 |
| 参考文献 | 第79-80页 |
| 致谢 | 第80-81页 |
