基于多核嵌入式HEVC解码器并行优化及实现
| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 研究背景及意义 | 第10-12页 |
| 1.1.1 研究背景 | 第10-11页 |
| 1.1.2 研究意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.2.1 ARM多核心处理器研究现状 | 第12页 |
| 1.2.2 HEVC研究现状 | 第12-14页 |
| 1.3 本文研究的主要内容 | 第14-15页 |
| 第2章 HEVC解码关键技术及ARM多核并行计算 | 第15-26页 |
| 2.1 HEVC解码关键技术 | 第15-21页 |
| 2.1.1 HEVC编码结构 | 第15-18页 |
| 2.1.2 HEVC编码码流 | 第18-21页 |
| 2.2 嵌入式多核心并行计算 | 第21-24页 |
| 2.2.1 嵌入式多核处理器 | 第21-23页 |
| 2.2.2 嵌入式多核处理器并行调度 | 第23-24页 |
| 2.2.3 并行计算原理 | 第24页 |
| 2.3 本章小结 | 第24-26页 |
| 第3章 HEVC解码器像素重构并行实现 | 第26-42页 |
| 3.1 并行计算开发平台 | 第26-28页 |
| 3.1.1 硬件开发平台 | 第26-27页 |
| 3.1.2 开发环境 | 第27-28页 |
| 3.2 解码器架构 | 第28-31页 |
| 3.2.1 HEVC解码器 | 第28-30页 |
| 3.2.2 HEVC解码器特性 | 第30-31页 |
| 3.3 反量化与反变换 | 第31-36页 |
| 3.3.1 HEVC反量化 | 第32-34页 |
| 3.3.2 HEVC反变换 | 第34-36页 |
| 3.4 HEVC预测编码 | 第36-39页 |
| 3.4.1 HEVC帧内预测 | 第36-38页 |
| 3.4.2 HEVC帧间预测 | 第38-39页 |
| 3.5 像素重构并行实现 | 第39-41页 |
| 3.6 本章小结 | 第41-42页 |
| 第4章 环路滤波的并行实现 | 第42-55页 |
| 4.1 去方块滤波 | 第42-47页 |
| 4.1.1 去方块滤波过程 | 第42-45页 |
| 4.1.2 去方块滤波过程并行 | 第45-47页 |
| 4.2 样点自适应补偿 | 第47-49页 |
| 4.2.1 样点自适应补偿过程 | 第47-48页 |
| 4.2.2 样点自适应补偿并行 | 第48-49页 |
| 4.3 去方块滤波和样点自适应补偿融合 | 第49-51页 |
| 4.4 解码器并行实现 | 第51-54页 |
| 4.4.1 解码器并行框架 | 第51-52页 |
| 4.4.2 解码器并行实现 | 第52-54页 |
| 4.5 本章小结 | 第54-55页 |
| 第5章 并行解码器性能与分析 | 第55-62页 |
| 5.1 实验配置 | 第55-57页 |
| 5.2 并行解码性能 | 第57-61页 |
| 5.2.1 解码器性能分析 | 第57-58页 |
| 5.2.2 嵌入式平台对解码器性能影响 | 第58-61页 |
| 5.3 本章小结 | 第61-62页 |
| 结论 | 第62-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-68页 |
| 攻读硕士学位期间发表的论文 | 第68页 |
