基于FPGA的CAN控制器软核的设计与实现
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-8页 |
| 致谢 | 第8-15页 |
| 第一章 绪论 | 第15-21页 |
| ·现场总线简介 | 第15页 |
| ·CAN总线简介 | 第15-18页 |
| ·CAN总线的特点 | 第16-17页 |
| ·CAN总线的研究现状 | 第17-18页 |
| ·现代数字电路设计的FPGA技术和IP技术简介 | 第18-20页 |
| ·FPGA技术 | 第18页 |
| ·IP及其复用技术 | 第18-19页 |
| ·现代数字电路设计的特点与优势 | 第19-20页 |
| ·基于FPGA实现 CAN控制器的意义 | 第20页 |
| ·论文的主要目的及结构安排 | 第20-21页 |
| 第二章 基于FPGA的软IP设计介绍 | 第21-24页 |
| ·IP设计方法 | 第21页 |
| ·基于FPGA的IP开发流程 | 第21-22页 |
| ·开发工具介绍 | 第22-23页 |
| ·本文的设计流程和开发工具 | 第23页 |
| ·本章小节 | 第23-24页 |
| 第三章 CAN通信协议介绍 | 第24-33页 |
| ·CAN总线协议的分层结构 | 第24页 |
| ·CAN2.0协议中的基本概念 | 第24-25页 |
| ·帧类型 | 第25-29页 |
| ·数据帧 | 第25-27页 |
| ·远程帧 | 第27页 |
| ·错误帧 | 第27页 |
| ·超载帧 | 第27-28页 |
| ·帧间空间 | 第28页 |
| ·位仲裁 | 第28-29页 |
| ·CAN的错误检测与管理机制 | 第29-31页 |
| ·错误类型 | 第29-30页 |
| ·故障界定 | 第30-31页 |
| ·位时序与同步 | 第31-32页 |
| ·位时序 | 第31-32页 |
| ·同步 | 第32页 |
| ·本章小结 | 第32-33页 |
| 第四章 CAN控制器的设计 | 第33-64页 |
| ·CAN控制器的整体设计 | 第33-35页 |
| ·SJA1000CAN控制器简介 | 第33-34页 |
| ·本文CAN控制器的功能结构 | 第34-35页 |
| ·CAN控制器软核的程序结构 | 第35页 |
| ·整体控制can_top的设计 | 第35-36页 |
| ·接口管理逻辑的设计 | 第36-37页 |
| ·寄存器的设计 | 第37-40页 |
| ·读写寄存器 | 第38页 |
| ·寄存器模块can_registers的仿真 | 第38-40页 |
| ·位时序逻辑的设计 | 第40-48页 |
| ·总线定时寄存器BTR0和BTR1 | 第40-41页 |
| ·位时序逻辑程序流程 | 第41页 |
| ·位定时设计 | 第41-42页 |
| ·采样点和发送点设计 | 第42页 |
| ·同步设计 | 第42-44页 |
| ·位时序逻辑的仿真 | 第44-47页 |
| ·设计小节 | 第47-48页 |
| ·位流处理器的设计 | 第48-63页 |
| ·位填充设计 | 第48-49页 |
| ·CRC 校验设计 | 第49-50页 |
| ·验收滤波设计 | 第50-51页 |
| ·FIFO设计 | 第51页 |
| ·错误管理设计 | 第51-54页 |
| ·接收设计 | 第54-57页 |
| ·接收状态机 | 第54-56页 |
| ·数据接收 | 第56-57页 |
| ·发送设计 | 第57-63页 |
| ·定义发送值 | 第57-59页 |
| ·发送过程设计 | 第59-60页 |
| ·总线仲裁 | 第60-61页 |
| ·发送模块的仿真 | 第61-63页 |
| ·本章小结 | 第63-64页 |
| 第五章 仿真与硬件验证 | 第64-73页 |
| ·仿真策略 | 第64-66页 |
| ·综合 | 第66-67页 |
| ·硬件测试 | 第67-72页 |
| ·节点设计 | 第67-69页 |
| ·CAN总线验证系统 | 第69页 |
| ·软件设计 | 第69-71页 |
| ·测试过程和结果 | 第71-72页 |
| ·本章小结 | 第72-73页 |
| 第六章 总结和展望 | 第73-74页 |
| ·论文工作总结 | 第73页 |
| ·未来工作展望 | 第73-74页 |
| 参考文献 | 第74-77页 |
| 攻读硕士学位期间发表的论文 | 第77-78页 |
