| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-16页 |
| 1.1 课题背景及研究的目的和意义 | 第9页 |
| 1.2 国内外研究现状 | 第9-12页 |
| 1.3 集成电路设计方法 | 第12-14页 |
| 1.3.1 集成电路设计的思路及要求 | 第12页 |
| 1.3.2 集成电路 CAD 技术 | 第12-13页 |
| 1.3.3 自顶向下和自底向上的设计方法 | 第13-14页 |
| 1.4 论文主要研究内容 | 第14-15页 |
| 1.5 论文组织安排 | 第15-16页 |
| 第2章 I~2C/SPI 总线协议 | 第16-26页 |
| 2.1 I~2C 总线的概念和特点 | 第16-17页 |
| 2.2 I~2C 总线的硬件结构 | 第17-18页 |
| 2.3 I~2C 总线协议简介 | 第18-22页 |
| 2.3.1 开始和停止信号 | 第19页 |
| 2.3.2 数据稳定性 | 第19-20页 |
| 2.3.3 应答机制 | 第20页 |
| 2.3.4 7位地址格式 | 第20-22页 |
| 2.4 SPI 总线的概念和特点 | 第22-24页 |
| 2.5 SPI 总线协议 | 第24-25页 |
| 2.5.1 SPI 接口信号 | 第24-25页 |
| 2.5.2 SPI 的工作模式 | 第25页 |
| 2.6 本章小结 | 第25-26页 |
| 第3章 I~2C/SPI 总线接口电路的设计 | 第26-41页 |
| 3.1 设计过程和设计环境 | 第26-28页 |
| 3.2 I~2C 总线接口的 RTL 级设计 | 第28-36页 |
| 3.2.1 开始停止逻辑的 RTL 级设计 | 第29-30页 |
| 3.2.2 地址比较逻辑的 RTL 级设计 | 第30-32页 |
| 3.2.3 时序控制模块的 RTL 级设计 | 第32-34页 |
| 3.2.4 应答输出模块的 RTL 级设计 | 第34-35页 |
| 3.2.5 顶层模块的 RTL 级设计 | 第35-36页 |
| 3.3 I~2C 总线接口的 RTL 级仿真 | 第36-38页 |
| 3.4 SPI 总线接口的 RTL 级设计 | 第38-39页 |
| 3.5 SPI 总线接口的 RTL 级仿真 | 第39-40页 |
| 3.6 本章小结 | 第40-41页 |
| 第4章 I~2C/SPI 总线接口的 FPGA 原型验证 | 第41-49页 |
| 4.1 FPGA 设计流程 | 第41-42页 |
| 4.2 I~2C 总线的 FPGA 实现和验证 | 第42-46页 |
| 4.2.1 准备工作 | 第42-43页 |
| 4.2.2 实现结果 | 第43-44页 |
| 4.2.3 I~2C 总线的 FPGA 验证 | 第44-46页 |
| 4.3 SPI 总线的 FPGA 实现和验证 | 第46-48页 |
| 4.3.1 准备工作 | 第46-47页 |
| 4.3.2 实现结果 | 第47页 |
| 4.3.3 SPI 总线的 FPGA 验证 | 第47-48页 |
| 4.4 本章小结 | 第48-49页 |
| 第5章 I~2C/SPI 总线接口的综合和后端设计 | 第49-58页 |
| 5.1 逻辑综合的流程和基本概念 | 第49-51页 |
| 5.2 I~2C 总线的综合 | 第51-55页 |
| 5.2.1 开始逻辑模块综合 | 第51-52页 |
| 5.2.2 停止逻辑模块综合 | 第52页 |
| 5.2.3 地址比较逻辑模块综合 | 第52-53页 |
| 5.2.4 应答输出模块综合 | 第53页 |
| 5.2.5 计数器模块综合 | 第53页 |
| 5.2.6 时序控制模块综合 | 第53-54页 |
| 5.2.7 整体电路综合 | 第54-55页 |
| 5.2.8 计算理想情况下的最高时钟频率 | 第55页 |
| 5.3 I~2C 总线的版图实现 | 第55-56页 |
| 5.4 SPI 总线的综合 | 第56-57页 |
| 5.5 本章小结 | 第57-58页 |
| 结论 | 第58-59页 |
| 参考文献 | 第59-64页 |
| 致谢 | 第64-65页 |
| 个人简历 | 第65页 |