| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-18页 |
| 1.1 课题背景及研究的目的和意义 | 第8-10页 |
| 1.2 国内外研究现状 | 第10-16页 |
| 1.2.1 单粒子翻转 | 第10-12页 |
| 1.2.2 存储器多位错误翻转 | 第12-13页 |
| 1.2.3 存储器抗翻转加固技术 | 第13-15页 |
| 1.2.4 负偏置温度不稳定性 | 第15-16页 |
| 1.3 主要研究内容 | 第16-18页 |
| 第2章 编码理论基础 | 第18-28页 |
| 2.1 基本数学概念 | 第18-19页 |
| 2.1.1 群 | 第18页 |
| 2.1.2 域 | 第18-19页 |
| 2.2 向量空间 | 第19-20页 |
| 2.3 线性分组码 | 第20-25页 |
| 2.3.1 线性分组码原理 | 第20-22页 |
| 2.3.2 编码电路原理 | 第22-23页 |
| 2.3.3 校正子与差错检测 | 第23-25页 |
| 2.3.4 译码电路原理 | 第25页 |
| 2.4 一步大数逻辑译码 | 第25-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第3章 大数逻辑可译码加固SRAM | 第28-44页 |
| 3.1 一步大数逻辑译码的构造 | 第28-35页 |
| 3.1.1 一类一步大数逻辑可译码 | 第28-32页 |
| 3.1.2 一步大数逻辑可译1型（63,37）DTI码 | 第32-35页 |
| 3.2 编码器设计 | 第35-36页 |
| 3.3 译码器设计 | 第36-38页 |
| 3.3.1 校验函数 | 第36-37页 |
| 3.3.2 译码输出 | 第37-38页 |
| 3.4 一步大数逻辑译码加固SRAM及验证 | 第38-42页 |
| 3.4.1 存储器模型 | 第38-40页 |
| 3.4.2 存储器加固方案 | 第40-41页 |
| 3.4.3 故障注入及存储器加固验证 | 第41-42页 |
| 3.5 本章小结 | 第42-44页 |
| 第4章 检测NBTI错误的SRAM设计与验证 | 第44-58页 |
| 4.1 测试诊断软错误和NBTI错误设计 | 第44-51页 |
| 4.1.1 具有NBTI检测功能的SRAM的设计 | 第45-48页 |
| 4.1.2 仿真验证 | 第48-51页 |
| 4.2 SRAM的AHB总线接口设计与系统级验证 | 第51-57页 |
| 4.2.1 AHB总线接口设计 | 第51-54页 |
| 4.2.2 系统级验证 | 第54-57页 |
| 4.3 本章小结 | 第57-58页 |
| 结论 | 第58-59页 |
| 参考文献 | 第59-67页 |
| 致谢 | 第67页 |