高速高分辨率工业相机系统设计
| 中文摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 论文背景与意义 | 第9-10页 |
| 1.2 国外研究动态和发展趋势 | 第10-11页 |
| 1.3 国内发展现状 | 第11页 |
| 1.4 论文工作及内容安排 | 第11-13页 |
| 第二章 工业相机系统设计 | 第13-23页 |
| 2.1 设计技术指标 | 第13-14页 |
| 2.2 系统框架设计 | 第14-15页 |
| 2.3 模块设计 | 第15-21页 |
| 2.3.1 图像采集模块 | 第16页 |
| 2.3.2 系统主控模块 | 第16-19页 |
| 2.3.3 图像缓存模块 | 第19-20页 |
| 2.3.4 通信接口模块 | 第20-21页 |
| 2.4 本章小结 | 第21-23页 |
| 第三章CMOS控制器设计 | 第23-39页 |
| 3.1 CMOS芯片介绍 | 第23-25页 |
| 3.1.1 CMOS芯片概述 | 第23-24页 |
| 3.1.2 CMOS寄存器读写时序 | 第24-25页 |
| 3.2 I2C总线介绍 | 第25-29页 |
| 3.2.1 I2C总线概述 | 第25页 |
| 3.2.2 I2C工作原理 | 第25-29页 |
| 3.3 CMOS模块硬件电路设计 | 第29-31页 |
| 3.4 CMOS控制器设计 | 第31-36页 |
| 3.4.1 控制器顶层模块设计 | 第31-34页 |
| 3.4.2 I2C控制设计 | 第34-36页 |
| 3.5 时序设计 | 第36-38页 |
| 3.6 本章小结 | 第38-39页 |
| 第四章 图像缓存控制设计 | 第39-61页 |
| 4.1 DDR2 SDRAM特性介绍 | 第39-42页 |
| 4.1.1 DDR2 SDRAM系统结构 | 第39-40页 |
| 4.1.2 DDR2 SDRAM操作指令 | 第40-42页 |
| 4.2 数据缓存模块硬件设计 | 第42-43页 |
| 4.3 乒乓操作设计 | 第43-44页 |
| 4.4 缓存控制模块设计 | 第44-57页 |
| 4.4.1 数据写入控制模块设计 | 第45-48页 |
| 4.4.2 数据读出控制模块设计 | 第48-54页 |
| 4.4.3 DDR2 IP控制模块设计 | 第54-57页 |
| 4.5 时序设计 | 第57-60页 |
| 4.6 本章小结 | 第60-61页 |
| 第五章 性能测试与分析 | 第61-68页 |
| 5.1 综合报告 | 第61-63页 |
| 5.2 在线测试实验 | 第63-65页 |
| 5.2.1 实验系统框图 | 第63页 |
| 5.2.2 硬件实物图 | 第63-64页 |
| 5.2.3 上位机软件介绍 | 第64-65页 |
| 5.3 图像输出演示 | 第65-67页 |
| 5.4 本章小结 | 第67-68页 |
| 第六章 工作总结与展望 | 第68-70页 |
| 6.1 工作总结 | 第68页 |
| 6.2 工作展望 | 第68-70页 |
| 参考文献 | 第70-73页 |
| 致谢 | 第73-74页 |
