用于MIPS处理器的片内CAN控制器设计与验证
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 研究背景与意义 | 第9-10页 |
| 1.2 国内外研究现状与发展趋势 | 第10-12页 |
| 1.3 研究内容与设计指标 | 第12-13页 |
| 1.3.1 研究内容 | 第12页 |
| 1.3.2 设计指标 | 第12-13页 |
| 1.4 论文组织结构 | 第13-15页 |
| 第二章 CAN2.0A总线协议剖析 | 第15-27页 |
| 2.1 CAN总线协议的分层结构 | 第15-16页 |
| 2.2 CAN2.0协议的基本内容 | 第16-17页 |
| 2.3 CAN总线的电气特性 | 第17-18页 |
| 2.4 CAN总线帧类型 | 第18-22页 |
| 2.4.1 数据帧 | 第18-20页 |
| 2.4.2 远程帧 | 第20页 |
| 2.4.3 错误帧 | 第20页 |
| 2.4.4 过载帆 | 第20-21页 |
| 2.4.5 帧间空间 | 第21-22页 |
| 2.5 错误管理 | 第22-24页 |
| 2.5.1 错误类型 | 第22-24页 |
| 2.5.2 故障鉴定 | 第24页 |
| 2.6 位时序与同步 | 第24-25页 |
| 2.6.1 位时序 | 第24页 |
| 2.6.2 同步 | 第24-25页 |
| 2.7 本章小结 | 第25-27页 |
| 第三章 CAN总线控制器设计 | 第27-43页 |
| 3.1 CAN总线控制器框图 | 第27-28页 |
| 3.2 接口管理逻辑模块 | 第28-29页 |
| 3.3 寄存器组模块 | 第29-31页 |
| 3.4 位时序逻辑模块 | 第31-33页 |
| 3.4.1 时钟模块 | 第31-32页 |
| 3.4.2 位同步模块 | 第32-33页 |
| 3.5 位数据流处理器 | 第33-39页 |
| 3.5.1 数据接收状态机 | 第33-34页 |
| 3.5.2 数据接收 | 第34-35页 |
| 3.5.3 数据发送状态机 | 第35-36页 |
| 3.5.4 数据发送 | 第36-37页 |
| 3.5.5 CRC校验模块 | 第37-38页 |
| 3.5.6 位填充模块 | 第38-39页 |
| 3.6 错误管理逻辑模块 | 第39-41页 |
| 3.6.1 位错误 | 第39-40页 |
| 3.6.2 应答错误 | 第40页 |
| 3.6.3 位填充错误 | 第40页 |
| 3.6.4 CRC错误 | 第40页 |
| 3.6.5 形式错误 | 第40-41页 |
| 3.7 本章小结 | 第41-43页 |
| 第四章 功能仿真验证 | 第43-51页 |
| 4.1 仿真平台 | 第43页 |
| 4.2 验证方案 | 第43-44页 |
| 4.3 各功能模块验证 | 第44-46页 |
| 4.3.1 寄存器验证 | 第44页 |
| 4.3.2 报文传输验证 | 第44-45页 |
| 4.3.3 错误管理验证 | 第45-46页 |
| 4.4 仿真结果 | 第46-49页 |
| 4.5 本章小结 | 第49-51页 |
| 第五章 FPGA原型验证 | 第51-63页 |
| 5.1 测试平台 | 第51页 |
| 5.2 节点设计 | 第51-53页 |
| 5.2.1 配置FPGA | 第51-52页 |
| 5.2.2 外围电路设计 | 第52-53页 |
| 5.3 硬件调试 | 第53-61页 |
| 5.3.1 验证方案与步骤 | 第53-55页 |
| 5.3.2 软件设计 | 第55-57页 |
| 5.3.3 测试结果 | 第57-61页 |
| 5.4 测试结果总结与对比 | 第61-62页 |
| 5.5 本章小结 | 第62-63页 |
| 第六章 总结与展望 | 第63-65页 |
| 6.1 总结 | 第63页 |
| 6.2 展望 | 第63-65页 |
| 参考文献 | 第65-67页 |
| 致谢 | 第67-69页 |
| 攻读硕士学位期间发表的论文 | 第69页 |
