| 摘要 | 第1-5页 |
| Abstract | 第5-7页 |
| 1 绪论 | 第7-13页 |
| ·基于 9-2 的合并单元的研究意义 | 第8-11页 |
| ·国内外研究发展现状 | 第11-12页 |
| ·本文研究内容 | 第12-13页 |
| 2 合并单元模型构建及采样值映射实现 | 第13-19页 |
| ·合并单元模型的构建步骤 | 第13-15页 |
| ·采样值映射的实现 | 第15-17页 |
| ·过程层组网方案分析 | 第17-19页 |
| 3 硬件系统设计 | 第19-28页 |
| ·整体硬件设计 | 第20-21页 |
| ·ARM 硬件设计 | 第21-24页 |
| ·FPGA 硬件设计 | 第24-28页 |
| 4 软件系统设计 | 第28-51页 |
| ·ARM 平台软件设计 | 第28-37页 |
| ·FPGA 平台软件设计 | 第37-51页 |
| 5 系统性能测试 | 第51-58页 |
| ·合并单元的调试 | 第51-52页 |
| ·合并单元性能测试 | 第52-58页 |
| 6 全文总结 | 第58-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-64页 |