8-10G低噪声频率综合器系统设计

摘要	第1-6页
Abstract	第6-9页
1 绪论	第9-13页
·频率合成器概述	第9-10页
·频率合成器的主要指标	第10-11页
·8-10GHz频率合成器任务来源及设计目标	第11-13页
2 频率综合器基本电路	第13-27页
·混频	第13-15页
·倍频	第15页
·分频	第15-16页
·DDS	第16-18页
·PLL	第18-27页
·PLL基本结构	第18-22页
·数字锁相环的噪声	第22-25页
·PLL杂散	第25-26页
·PLL锁定时间	第26-27页
3 8-10GHz低噪声频率综合器方案设计	第27-35页
·整体方案考虑	第27-31页
·相位噪声、杂散和最小步进计算	第31-32页
·PLL设计	第32页
·十倍频器设计	第32-33页
·电源滤波及结构设计	第33-35页
4 仿真及测试结果	第35-41页
·相位噪声仿真	第35-36页
·杂散仿真	第36-37页
·锁定时间仿真	第37-38页
·部分测试结果	第38-39页
·存在问题及改进	第39-41页
5 结论	第41-42页
致谢	第42-43页
参考文献	第43-46页
附录1 混频器杂散计算程序	第46-50页
附录2 DDS时钟与输出频率混叠产生杂散计算程序	第50-51页