| 摘要 | 第1-11页 |
| ABSTRACT | 第11-13页 |
| 第一章 引言 | 第13-19页 |
| ·波形数字化技术在物理试验中的应用和发展 | 第14-16页 |
| ·论文结构 | 第16-17页 |
| 参考文献 | 第17-19页 |
| 第二章 高速高精度模数变换器技术的发展 | 第19-38页 |
| ·模数变换器基本原理 | 第20-29页 |
| ·采样原理 | 第20-21页 |
| ·模数变换的原理 | 第21-29页 |
| ·取样电路和保持电路 | 第21-23页 |
| ·量化器和数字信号编码 | 第23-26页 |
| ·模数变换器的基本参数 | 第26-29页 |
| ·高速高精度模数变换器技术的发展 | 第29-37页 |
| ·ADC的种类 | 第29-33页 |
| ·并行比较型ADC | 第30-31页 |
| ·流水线型ADC | 第31-33页 |
| ·高速高精度ADC技术的发展 | 第33-37页 |
| 参考文献 | 第37-38页 |
| 第三章 并行交替采样技术 | 第38-50页 |
| ·采样技术 | 第39-44页 |
| ·混叠 | 第39-41页 |
| ·实时采样技术 | 第41-43页 |
| ·过采样 | 第41-42页 |
| ·欠采样 | 第42-43页 |
| ·等效时间采样技术 | 第43-44页 |
| ·并行交替采样技术 | 第44-45页 |
| ·失配误差分析 | 第45-46页 |
| ·三种通道失配误差的仿真 | 第46-49页 |
| 参考文献 | 第49-50页 |
| 第四章 超高速高精度并行交替模数变换系统硬件架构及在线修正算法研究 | 第50-62页 |
| ·超高速高精度并行交替采样系统硬件架构 | 第51-52页 |
| ·失配误差的估算和数字后处理算法研究 | 第52-60页 |
| ·通道失配误差的估算方法简介 | 第53-54页 |
| ·盲适应估算方法介绍 | 第53-54页 |
| ·正弦波拟合估算方法 | 第54页 |
| ·通道失配误差的修正算法介绍 | 第54-57页 |
| ·基于完美重构修正算法介绍 | 第55-57页 |
| ·基于完美重构方法的并行修正算法 | 第57-60页 |
| 参考文献 | 第60-62页 |
| 第五章 14 Bit 1600 Msps实时并行交替模拟数字变换系统设计与实现 | 第62-91页 |
| ·设计目标和技术实现难点 | 第63-64页 |
| ·设计目标 | 第63页 |
| ·技术实现难点 | 第63-64页 |
| ·系统硬件电路的实现 | 第64-81页 |
| ·400MHz高精度多相时钟设计 | 第65-72页 |
| ·时钟抖动对模数变换系统信噪比的影响 | 第65-66页 |
| ·高精度多相时钟电路的设计与实现 | 第66-72页 |
| ·时钟设计整体方案 | 第67页 |
| ·时钟产生电路 | 第67-69页 |
| ·时钟调理电路 | 第69-71页 |
| ·时钟分相电路 | 第71-72页 |
| ·ADC电路设计与实现 | 第72-74页 |
| ·ADC芯片介绍 | 第72-73页 |
| ·模拟信号的拆分和引入 | 第73-74页 |
| ·高速数据接收和缓存设计 | 第74-78页 |
| ·多路并行高速LVDS数据接收的设计 | 第75-78页 |
| ·LVDS技术简介 | 第75-76页 |
| ·Vertex 6V FPGA对LVDS高速数据接收的支持 | 第76-78页 |
| ·控制命令和数据传输接口设计 | 第78-79页 |
| ·电源系统设计 | 第79页 |
| ·并行交替型模数变换系统PCB设计考虑 | 第79-81页 |
| ·模拟前端电路PCB设计考虑 | 第80页 |
| ·高速高精度时钟系统PCB设计考虑 | 第80-81页 |
| ·多路并行高速LVDS数据系统PCB设计考虑 | 第81页 |
| ·软件系统的设计 | 第81-82页 |
| ·数字后处理算法在FPGA中的硬件实现 | 第82-88页 |
| ·通道失配误差的估算 | 第82-84页 |
| ·时间相位误差修正算法硬件实现仿真 | 第84-85页 |
| ·修正算法的硬件实现 | 第85-88页 |
| ·结语 | 第88-89页 |
| 参考文献 | 第89-91页 |
| 第六章 8 Bit 10 Gsps超高速并行交替模拟数字变换系统设计与实现 | 第91-114页 |
| ·设计目标和技术实现难点 | 第92-93页 |
| ·设计目标 | 第92-93页 |
| ·技术实现难点 | 第93页 |
| ·系统硬件电路的实现 | 第93-112页 |
| ·2.5 GHz超高速高精度多相时钟设计 | 第94-98页 |
| ·2.5 GHz正弦波的产生 | 第94-95页 |
| ·时钟调理电路 | 第95-97页 |
| ·时钟分相电路 | 第97-98页 |
| ·ADC电路设计与实现 | 第98-109页 |
| ·ADC芯片介绍 | 第98-100页 |
| ·模拟信号的拆分和引入 | 第100-109页 |
| ·射频匹配 | 第100-102页 |
| ·Smith圆图 | 第102-106页 |
| ·模拟前端电路的设计和仿真 | 第106-109页 |
| ·高速数据接收、缓存和传输设计 | 第109-111页 |
| ·电源系统设计 | 第111页 |
| ·并行交替型模数变换系统PCB设计考虑 | 第111-112页 |
| ·修正算法在软件中的实现 | 第112页 |
| ·结语 | 第112-113页 |
| 参考文献 | 第113-114页 |
| 第七章 超高速高精度并行交替模拟数字变换系统测试与分析 | 第114-153页 |
| ·ADC系统测试方法 | 第115-116页 |
| ·ADC系统测试平台 | 第116-118页 |
| ·14Bit 1600 Msps模拟数字变换系统测试与分析 | 第118-132页 |
| ·系统测试平台 | 第118-119页 |
| ·单个ADC测试结果和分析 | 第119-125页 |
| ·时钟性能对ADC动态性能的影响 | 第119-121页 |
| ·ADC动态性能测试结果 | 第121-125页 |
| ·时间交替并行ADC测试结果和分析 | 第125-132页 |
| ·正弦波测试结果和分析 | 第125-131页 |
| ·动态性能测试 | 第125-129页 |
| ·静态性能测试 | 第129-131页 |
| ·脉冲信号测试结果与分析 | 第131-132页 |
| ·8Bit 10 Gsps模拟数字变换系统测试与分析 | 第132-150页 |
| ·系统测试平台 | 第133页 |
| ·正弦波测试结果 | 第133-150页 |
| ·1.25 Gsps ADC core性能测试 | 第134-139页 |
| ·5Gsps单芯片性能测试 | 第139-143页 |
| ·10Gsps两通道并行交替ADC系统性能测试 | 第143-150页 |
| ·窄脉冲信号测试 | 第150页 |
| ·散热设计对系统稳定性的影响 | 第150-151页 |
| ·结语 | 第151-152页 |
| 参考文献 | 第152-153页 |
| 第八章 总结与展望 | 第153-156页 |
| ·总结 | 第154-155页 |
| ·展望 | 第155-156页 |
| 附录 并行交替模拟数字变换系统硬件图 | 第156-158页 |
| 攻读学位期间发表的学术论文 | 第158页 |
| 待发表文章 | 第158-159页 |
| 致谢 | 第159页 |
