| 第一章 绪论 | 第1-9页 |
| 1．1 选题的背景和意义 | 第6-7页 |
| 1．2 国内外研究现状 | 第7页 |
| 1．3 V5接口芯片XY9901的研究方法和技术路线 | 第7-8页 |
| 1．4 本论文的内容介绍 | 第8-9页 |
| 第二章 XY9901总体方案设计 | 第9-19页 |
| 2．1 V5接口简介 | 第9-11页 |
| 2．2 Verilog硬件描述语言及Top-Down设计 | 第11-13页 |
| 2．3 XY9901的总体设计 | 第13-19页 |
| 第三章 接收部件的设计 | 第19-29页 |
| 3．1 弹性存储器的设计实现 | 第19-24页 |
| 3．2 CRC校验的实现 | 第24-29页 |
| 第四章 全数字锁相环的设计与实现 | 第29-43页 |
| 4．1 概述 | 第29-30页 |
| 4．2 位同步锁相环的设计 | 第30-37页 |
| 4．3 抖动衰减锁相环的设计 | 第37-43页 |
| 第五章 用CPLD验证芯片的设计 | 第43-47页 |
| 5．1 FPGA／CPLD设计流程 | 第43页 |
| 5．2 用Altera CPLD进行芯片设计的验证 | 第43-47页 |
| 第六章 结束语 | 第47-48页 |
| 致谢 | 第48-49页 |
| 参考文献 | 第49-51页 |
| 附录 | 第51页 |
| 附录A 基群帧结构图 | 第51-52页 |
| 附录B 位同步锁相环鉴相器源代码 | 第52-55页 |
| 附录C CRC解码源代码 | 第55-56页 |
