| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 第一章 绪论 | 第8-12页 |
| ·研究背景 | 第9页 |
| ·十进制浮点乘法单元的研究现状 | 第9-10页 |
| ·本论文的主要研究工作 | 第10-12页 |
| 第二章 NiosⅡ系统的设计流程 | 第12-27页 |
| ·FPGA技术简介 | 第12-13页 |
| ·SOPC技术简介 | 第13-17页 |
| ·NiosⅡ技术简介 | 第17-19页 |
| ·NiosⅡ嵌入式系统设计流程 | 第19-22页 |
| ·Avalon总线 | 第22-24页 |
| ·IP核的设计 | 第24-27页 |
| 第三章 数据规范和算法介绍 | 第27-41页 |
| ·IEEE-754r十进制浮点数表示规范 | 第27-29页 |
| ·DPD(Densely-packed decimal)编码 | 第29-32页 |
| ·DPD编码简介 | 第29-30页 |
| ·DPD编码、译码规则 | 第30-32页 |
| ·BCD新型编码 | 第32-34页 |
| ·BCD编码简介 | 第32-33页 |
| ·BCD新型编码之间的移位转码特性 | 第33-34页 |
| ·余三码及其运算逻辑 | 第34-35页 |
| ·SD-radix系列算法 | 第35-41页 |
| ·SD radix-X系列算法介绍 | 第35-37页 |
| ·Signed-Digit radix-4算法 | 第37-41页 |
| 第四章 十进制浮点乘法处理单元的设计 | 第41-51页 |
| ·系统设计 | 第41-44页 |
| ·Avalon总线接口设计 | 第42-43页 |
| ·总线接口结构模型 | 第43-44页 |
| ·Avalon总线接口信号规范与逻辑设计 | 第44-47页 |
| ·Avalon总线接入信号 | 第44-45页 |
| ·总线接口部分的时序控制逻辑 | 第45-47页 |
| ·乘法逻辑部分详细设计 | 第47-50页 |
| ·乘法逻辑模块划分 | 第47页 |
| ·乘法逻辑单元子模块设计 | 第47-50页 |
| ·IP核的封装 | 第50-51页 |
| 第五章 仿真与测试 | 第51-59页 |
| ·仿真与测试 | 第51-52页 |
| ·乘法逻辑模块时序仿真 | 第51-52页 |
| ·接口逻辑时序仿真 | 第52页 |
| ·IP封装乘法单元时序仿真 | 第52页 |
| ·综合测试与分析 | 第52-59页 |
| ·加入乘法单元的NiosⅡ系统综合仿真 | 第52-56页 |
| ·测试结果分析与比较 | 第56-59页 |
| 第六章 总结与展望 | 第59-61页 |
| ·总结 | 第59页 |
| ·展望 | 第59-61页 |
| 致谢 | 第61-62页 |
| 攻读硕士学位期间的成果 | 第62页 |