| 摘要 | 第1-4页 |
| Abstract | 第4-5页 |
| 目录 | 第5-8页 |
| 图目录 | 第8-9页 |
| 表目录 | 第9-10页 |
| 第一章 绪论 | 第10-18页 |
| ·课题研究的背景和意义 | 第10页 |
| ·片上系统SoC | 第10-12页 |
| ·IP核 | 第12-13页 |
| ·片上可编程系统SoPC | 第13-14页 |
| ·片上总线OCB | 第14-16页 |
| ·CoreConnect总线 | 第15页 |
| ·AMBA总线 | 第15页 |
| ·Wishbone总线 | 第15-16页 |
| ·论文组织及安排 | 第16-18页 |
| 第二章 XUPV2Pro板卡模块及其资源介绍 | 第18-34页 |
| ·XUPV2Pro原理框图 | 第18页 |
| ·XUPV2Pro板卡特性 | 第18-20页 |
| ·XUPV2Pro开发板主要模块介绍 | 第20-25页 |
| ·时钟、电源模块 | 第20-21页 |
| ·下载配置模块-ACE模块 | 第21-22页 |
| ·Platform Flash模块 | 第22页 |
| ·扩展接口模块 | 第22-23页 |
| ·串口通信模块 | 第23-25页 |
| ·板卡主芯片XC2VP30的结构特性 | 第25-28页 |
| ·XC2VP30主要技术特性 | 第25页 |
| ·PowerPC405 | 第25-26页 |
| ·CPU-FPGA接口 | 第26-27页 |
| ·可配置逻辑模块CLB | 第27页 |
| ·I/O Bank | 第27-28页 |
| ·数字时钟管理及乘法器 | 第28页 |
| ·CoreConnect总线结构及协议规范 | 第28-33页 |
| ·PLB总线 | 第30-31页 |
| ·PLB总线协议规范 | 第30页 |
| ·PLB总线特点 | 第30页 |
| ·PLB总线传输协议 | 第30-31页 |
| ·OPB总线 | 第31-32页 |
| ·OPB总线协议规范 | 第31页 |
| ·OPB总线特点 | 第31-32页 |
| ·OPB总线仲裁协议 | 第32页 |
| ·DCR总线 | 第32-33页 |
| ·DCR总线协议规范 | 第32页 |
| ·DCR总线特点 | 第32-33页 |
| ·CoreConnect总线性能评价与局限性 | 第33页 |
| ·本章小结 | 第33-34页 |
| 第三章 Xilinx SoPC集成开发环境 | 第34-40页 |
| ·EDK概述 | 第34-36页 |
| ·系统描述文件 | 第36-37页 |
| ·ISE简述 | 第37-38页 |
| ·本章小结 | 第38-40页 |
| 第四章 软硬件系统的构建及IP核的集成 | 第40-58页 |
| ·硬件平台的搭建 | 第40-46页 |
| ·IP核的集成 | 第46-55页 |
| ·EDK自带IP核的集成方法 | 第46-47页 |
| ·用户IP核的开发与集成方法 | 第47-55页 |
| ·用户IP核的结构 | 第47页 |
| ·用户IP核的实现方法 | 第47-55页 |
| ·应用软件的开发 | 第55-57页 |
| ·本章小结 | 第57-58页 |
| 第五章 采集一路数字信号的SoPC开发与实现 | 第58-74页 |
| ·串行通信简介 | 第58-59页 |
| ·数字信号采集IP核设计 | 第59-63页 |
| ·波特率发生器 | 第60页 |
| ·信号采集器 | 第60-63页 |
| ·信号采集IP核的设计实现 | 第63-69页 |
| ·修改pcores\xz_ip_v1_00_a\data 目录下的.MPD文件 | 第63页 |
| ·修改pcores\uart_ip_v1_00_a\hdl\vhdl\xz_ip.vhd文档 | 第63-64页 |
| ·修改pcores\uart_ip_v1_00_a\hdl\vhdl\user_logic.vhd文档 | 第64-69页 |
| ·编写应用程序以及下载实现 | 第69-72页 |
| ·编写应用程序 | 第69-71页 |
| ·下载与实现 | 第71-72页 |
| ·本章小结 | 第72-74页 |
| 第六章 总结和展望 | 第74-76页 |
| ·论文工作总结 | 第74页 |
| ·下一步要做的工作 | 第74-76页 |
| 致谢 | 第76-78页 |
| 参考文献/Reference | 第78-80页 |
| 附录Ⅰ 攻读硕士期间的研究成果 | 第80页 |
