| 中文摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·锁相技术发展简介 | 第7-8页 |
| ·锁相环的基本特征 | 第8-9页 |
| ·数字锁相环路（DPLL）的发展 | 第9页 |
| ·全数字化锁相环路的特点 | 第9-10页 |
| ·设计方法简介 | 第10-11页 |
| ·本文的研究意义及主要工作简介 | 第11-13页 |
| 第二章 数字锁相环的原理 | 第13-32页 |
| ·模拟锁相环（PLL）的基本原理 | 第13-23页 |
| ·PLL 基本工作原理 | 第13-14页 |
| ·PLL 的各部分结构与数学模型 | 第14-21页 |
| ·PLL 的特点和应用简介 | 第21-23页 |
| ·数字锁相环（DPLL）的基本原理 | 第23-24页 |
| ·数字环路部件 | 第24-32页 |
| ·数字鉴相器（DPD） | 第24-26页 |
| ·数字环路滤波器（DLF） | 第26-28页 |
| ·数控振荡器（DCO） | 第28-32页 |
| 第三章 高精度自动变模控制全数字锁相环的设计 | 第32-36页 |
| ·系统结构与工作原理 | 第32-33页 |
| ·电路结构部件 | 第33-34页 |
| ·鉴相器 | 第33页 |
| ·数字环路滤波器 | 第33页 |
| ·数控振荡器 | 第33-34页 |
| ·自动变模控制器的设计 | 第34-36页 |
| 第四章 全数字锁相环的Verilog HDL 实现 | 第36-58页 |
| ·Verilog HDL 硬件描述语言介绍 | 第36-39页 |
| ·Verilog HDL 设计工具 | 第39-42页 |
| ·ModelSim 简介 | 第39-41页 |
| ·Quartus II 简介 | 第41-42页 |
| ·主模块 | 第42-44页 |
| ·鉴相器（单D 触发器）模块 | 第44-46页 |
| ·自动变模控制器模块 | 第46-49页 |
| ·K 变模可逆计数器模块 | 第49-51页 |
| ·相位控制器模块 | 第51-56页 |
| ·除M 计数器模块 | 第56-58页 |
| 第五章 全数字锁相环的仿真验证与分析 | 第58-67页 |
| ·全数字锁相环的顶层全局设计 | 第58-60页 |
| ·全数字锁相环的仿真结果 | 第60-63页 |
| ·FPGA 验证与实现 | 第63-64页 |
| ·结果分析 | 第64-67页 |
| ·锁定时间 | 第64-65页 |
| ·捕捉带 | 第65页 |
| ·同步带 | 第65-66页 |
| ·有关一阶DPLL 的讨论 | 第66-67页 |
| 第六章 总结 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 发表论文和科研情况说明 | 第71-72页 |
| 发表的论文: | 第71页 |
| 参与的科研项目: | 第71-72页 |
| 致谢 | 第72页 |