基于FPGA的高速实时数据采集存储系统的设计
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-12页 |
| ·技术背景与意义 | 第9页 |
| ·国内外研究状况 | 第9-10页 |
| ·论文研究的内容 | 第10-11页 |
| ·论文内容概述 | 第11-12页 |
| 第2章 基于ISE平台的FPGA开发 | 第12-16页 |
| ·FPGA概述 | 第12页 |
| ·FPGA开发流程 | 第12-14页 |
| ·ISE简介 | 第14-15页 |
| ·硬件描述语言HDL | 第15页 |
| ·本章小结 | 第15-16页 |
| 第3章 系统总体设计与器件选型 | 第16-20页 |
| ·系统架构 | 第16页 |
| ·DDR3控制系统的模块划分 | 第16-17页 |
| ·器件选型 | 第17-19页 |
| ·FPGA芯片选型 | 第17-18页 |
| ·SDRAM芯片选型 | 第18-19页 |
| ·本章小结 | 第19-20页 |
| 第4章 DDR3 SDRAM控制器设计 | 第20-45页 |
| ·DDR3 SDRAM存储器控制原理 #]2 | 第20-27页 |
| ·关键信号说明 | 第20-22页 |
| ·寄存器说明 | 第22-27页 |
| ·模式寄存器(MR) | 第22-24页 |
| ·扩展模式寄存器1(EMR1) | 第24-26页 |
| ·扩展模式寄存器2(EMR2) | 第26-27页 |
| ·扩展模式寄存器3(MR3) | 第27页 |
| ·DDR3 SDRAM操作命令 | 第27-30页 |
| ·DDR3 SDRAM控制器的状态机 | 第30-31页 |
| ·DDR3 SDRAM控制器模块设计 | 第31-44页 |
| ·DDR3控制器模块组成 | 第31-37页 |
| ·DDR3控制器IP核设计 | 第37-42页 |
| ·读写端口的软件设计 | 第42-44页 |
| ·本章小结 | 第44-45页 |
| 第5章 实际运行测试与分析 | 第45-52页 |
| ·系统资源分析 | 第45页 |
| ·静态时序分析(系统实时性) | 第45-46页 |
| ·程序下载 | 第46-51页 |
| ·开发板介绍 | 第46-47页 |
| ·上电下载步骤 | 第47-49页 |
| ·测试结果 | 第49-51页 |
| ·本章小结 | 第51-52页 |
| 第6章 总结 | 第52-54页 |
| ·论文总结 | 第52页 |
| ·展望 | 第52-54页 |
| 致谢 | 第54-55页 |
| 参考文献 | 第55-56页 |
