基于9管单元的高读稳定性低静态功耗存储器设计
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-17页 |
| ·课题背景 | 第9-12页 |
| ·静态功耗问题概述 | 第10-11页 |
| ·稳定性问题概述 | 第11-12页 |
| ·SRAM静态低功耗技术现状 | 第12-15页 |
| ·SRAM静态功耗概述 | 第12-13页 |
| ·SRAM低功耗技术简介 | 第13-15页 |
| ·国内外现状 | 第15页 |
| ·SRAM稳定性技术现状 | 第15-16页 |
| ·稳定性技术 | 第15页 |
| ·国内外现状 | 第15-16页 |
| ·本文的主要研究内容 | 第16页 |
| ·本文结构 | 第16-17页 |
| 第2章 新型9 管存储单元分析与设计 | 第17-29页 |
| ·存储单元结构 | 第17-18页 |
| ·6 管存储单元结构 | 第17页 |
| ·9 管存储单元结构 | 第17-18页 |
| ·数据维持原理 | 第18-19页 |
| ·单元读写原理分析 | 第19-20页 |
| ·读操作原理 | 第19-20页 |
| ·写操作原理 | 第20页 |
| ·存储单元尺寸设计 | 第20-23页 |
| ·读操作对单元尺寸的限定 | 第21-22页 |
| ·写操作对单元尺寸的限定 | 第22-23页 |
| ·存储单元性能比较 | 第23-28页 |
| ·读稳定性比较 | 第23-26页 |
| ·静态功耗比较 | 第26-28页 |
| ·9 管存储单元的缺点 | 第28页 |
| ·本章小结 | 第28-29页 |
| 第3章 SRAM电路设计 | 第29-42页 |
| ·8k SRAM整体电路设计 | 第29-30页 |
| ·存储器工作原理 | 第30-31页 |
| ·译码电路设计 | 第31-34页 |
| ·行译码电路设计 | 第31-33页 |
| ·列译码电路设计 | 第33-34页 |
| ·译码电路低功耗设计 | 第34页 |
| ·灵敏放大器设计 | 第34-37页 |
| ·灵敏放大器功能结构设计 | 第35-36页 |
| ·灵敏放大器低功耗结构设计 | 第36-37页 |
| ·行选择电路设计 | 第37-38页 |
| ·其他电路设计 | 第38-41页 |
| ·位线充电电路设计 | 第38-39页 |
| ·列选择电路设计 | 第39-40页 |
| ·写入电路设计 | 第40-41页 |
| ·读出电路设计 | 第41页 |
| ·本章小结 | 第41-42页 |
| 第4章 仿真结果与版图设计 | 第42-55页 |
| ·存储单元仿真 | 第42-45页 |
| ·9 管存储单元噪声容限仿真 | 第42页 |
| ·6 管存储单元静态功耗仿真 | 第42-43页 |
| ·9 管存储单元静态功耗仿真 | 第43页 |
| ·9 管存储单元读写功能验证 | 第43-45页 |
| ·外围电路仿真 | 第45-47页 |
| ·译码器仿真结果 | 第45-46页 |
| ·灵敏放大器仿真结果 | 第46-47页 |
| ·SRAM整体功能仿真 | 第47-48页 |
| ·SRAM读写时序设定 | 第47页 |
| ·SRAM写入读出仿真 | 第47-48页 |
| ·SRAM性能仿真结果 | 第48-50页 |
| ·版图设计 | 第50-55页 |
| ·集成电路版图设计规则 | 第50页 |
| ·9 管单元版图设计 | 第50页 |
| ·重要外围电路版图设计 | 第50-52页 |
| ·存储阵列版图设计 | 第52页 |
| ·版图验证 | 第52-53页 |
| ·本章小结 | 第53-55页 |
| 结论 | 第55-56页 |
| 参考文献 | 第56-60页 |
| 攻读硕士学位期间发表的学术论文 | 第60-62页 |
| 致谢 | 第62页 |
