安全SoC芯片I~2C设备接口控制器的设计与实现
| 摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 第1章 绪论 | 第14-17页 |
| 1.1 课题研究背景及意义 | 第14-15页 |
| 1.2 I~2C 总线简介 | 第15页 |
| 1.3 论文主要章节和内容安排 | 第15-17页 |
| 第2章 协议简介 | 第17-35页 |
| 2.1 .标准I~2C 6.0协议分析 | 第17-26页 |
| 2.1.1 SDA和SCL信号 | 第18页 |
| 2.1.2 数据有效性 | 第18页 |
| 2.1.3 开始信号和停止信号 | 第18-19页 |
| 2.1.4 传输格式 | 第19页 |
| 2.1.5 应答/非应答信号(A/NA) | 第19-21页 |
| 2.1.6 时钟同步 | 第21页 |
| 2.1.7 仲裁 | 第21-23页 |
| 2.1.8 时钟拉低 | 第23页 |
| 2.1.9 从机地址和R/W位 | 第23-25页 |
| 2.1.10 广播呼叫 | 第25-26页 |
| 2.2 超快速模式I~2C 6.0协议分析 | 第26-29页 |
| 2.2.1 USDA和USCL信号 | 第26-27页 |
| 2.2.2 数据有效性 | 第27页 |
| 2.2.3 开始条件和停止条件 | 第27页 |
| 2.2.4 传输格式 | 第27-28页 |
| 2.2.5 应答和非应答 | 第28页 |
| 2.2.6 从机地址和R/W位 | 第28-29页 |
| 2.2.7 广播呼叫 | 第29页 |
| 2.3 高速模式I~2C 6.0协议分析 | 第29-30页 |
| 2.3.1 串行数据格式 | 第29-30页 |
| 2.4 SMBus协议 | 第30-33页 |
| 2.4.1 数据有效性 | 第31页 |
| 2.4.2 开始和停止条件 | 第31页 |
| 2.4.3 总线闲置条件 | 第31页 |
| 2.4.4 数据传输格式 | 第31页 |
| 2.4.5 时钟同步和仲裁 | 第31-32页 |
| 2.4.6 时钟低电平扩展 | 第32-33页 |
| 2.4.7 超时 | 第33页 |
| 2.5 本章小结 | 第33-35页 |
| 第3章 I~2C 接口控制器的设计实现 | 第35-56页 |
| 3.1 I~2C 接口控制器的基本功能特性 | 第35-37页 |
| 3.1.1 兼容主设备和从设备 | 第35页 |
| 3.1.2 产生和检测从机位地址和广播呼叫 | 第35页 |
| 3.1.3 支持所有通信速率 | 第35页 |
| 3.1.4 支持多主机仲裁 | 第35-36页 |
| 3.1.5 拉低时钟超时功能 | 第36页 |
| 3.1.6 多级FIFO可配置 | 第36页 |
| 3.1.7 支持中断产生 | 第36页 |
| 3.1.8 支持多种错误标志 | 第36页 |
| 3.1.9 支持低功耗模式 | 第36-37页 |
| 3.2 I~2C 接口控制器的系统级设计 | 第37-38页 |
| 3.2.1 PAD接口模块 | 第37页 |
| 3.2.2 IP总线接口模块 | 第37-38页 |
| 3.2.3 系统信号模块 | 第38页 |
| 3.2.4 中断处理模块 | 第38页 |
| 3.3 I~2C 接口控制器模块划分 | 第38-39页 |
| 3.4 I~2C 接口控制器内部模块的设计 | 第39-55页 |
| 3.4.1 I~2C 总线接口功能模块 | 第39-40页 |
| 3.4.2 数据存储模块 | 第40-42页 |
| 3.4.3 I~2C 核心功能模块 | 第42-52页 |
| 3.4.4 中断控制模块 | 第52-55页 |
| 3.4.5 I~2C PAD接口模块 | 第55页 |
| 3.5 本章总结 | 第55-56页 |
| 第4章 I~2C 接口控制器的平台验证 | 第56-77页 |
| 4.1 验证平台的搭建 | 第56-58页 |
| 4.1.1 总线功能模型 | 第56-57页 |
| 4.1.2 搭建仿真测试平台 | 第57-58页 |
| 4.2 测试平台中各模块的设计实现 | 第58-61页 |
| 4.2.1 IPBUSDeviceBFM | 第58-59页 |
| 4.2.2 I~2C DEVICEBFM | 第59-61页 |
| 4.3 编写测试向量仿真 | 第61-62页 |
| 4.4 分析测试向量 | 第62-70页 |
| 4.4.1 寄存器读写功能测试 | 第62-63页 |
| 4.4.2 接收应答错误 | 第63-64页 |
| 4.4.3 多主仲裁功能测试 | 第64页 |
| 4.4.4 时钟同步测试 | 第64页 |
| 4.4.5 总线错误测试 | 第64-65页 |
| 4.4.6 低速模式测试 | 第65页 |
| 4.4.7 快速模式测试 | 第65-66页 |
| 4.4.8 高速模式测试 | 第66页 |
| 4.4.9 超快速模式测试 | 第66-67页 |
| 4.4.10 从模式测试 | 第67页 |
| 4.4.11 从机拉低功能测试 | 第67-68页 |
| 4.4.12 从机等待功能测试 | 第68页 |
| 4.4.13 从机检测广播呼叫测试 | 第68-69页 |
| 4.4.14 10 位从机地址测试 | 第69-70页 |
| 4.4.15 主机超时错误测试 | 第70页 |
| 4.5 后提取验证 | 第70-71页 |
| 4.6 FPGA验证 | 第71-73页 |
| 4.7 芯片的成品测试 | 第73-76页 |
| 4.8 本章小结 | 第76-77页 |
| 第5章 结论与展望 | 第77-79页 |
| 5.1 结论 | 第77页 |
| 5.2 进一步工作的方向 | 第77-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-81页 |
