DDR2 SDRAM控制器的设计与实现
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第13-14页 |
| 缩略语对照表 | 第14-19页 |
| 第一章 绪论 | 第19-23页 |
| 1.1 课题背景与意义 | 第19页 |
| 1.2 存储器的发展 | 第19-21页 |
| 1.3 课题的研究内容和设计指标 | 第21-22页 |
| 1.3.1 研究内容 | 第21页 |
| 1.3.2 设计指标 | 第21-22页 |
| 1.4 论文内容安排 | 第22-23页 |
| 第二章 DDR2 SDRAM结构和基本操作 | 第23-33页 |
| 2.1 存储器的内部结构 | 第23-28页 |
| 2.1.1 存储单元和逻辑bank | 第25-26页 |
| 2.1.2 存储器主要特点 | 第26-28页 |
| 2.2 存储器基本操作 | 第28-30页 |
| 2.3 存储器模式寄存器设置 | 第30-32页 |
| 2.4 本章小结 | 第32-33页 |
| 第三章 DDR2 SDRAM控制器的设计 | 第33-53页 |
| 3.1 整体架构 | 第33-34页 |
| 3.2 初始化模块设计 | 第34-37页 |
| 3.3 控制模块 | 第37-42页 |
| 3.3.1 状态转换模块 | 第37-40页 |
| 3.3.2 计数器模块 | 第40-41页 |
| 3.3.3 刷新模块 | 第41-42页 |
| 3.4 用户接口转换模块 | 第42-46页 |
| 3.5 写数据模块 | 第46-48页 |
| 3.6 读数据模块 | 第48-49页 |
| 3.7 I/O接口模块 | 第49-51页 |
| 3.8 本章小结 | 第51-53页 |
| 第四章 功能仿真和逻辑综合 | 第53-63页 |
| 4.1 功能仿真 | 第53-57页 |
| 4.1.1 初始化 | 第53-54页 |
| 4.1.2 无自动预充电的突发写 | 第54-55页 |
| 4.1.3 连续突发读 | 第55页 |
| 4.1.4 连续突发写 | 第55-56页 |
| 4.1.5 交替突发读写 | 第56-57页 |
| 4.2 带宽分析 | 第57-58页 |
| 4.3 逻辑综合 | 第58-62页 |
| 4.4 本章小结 | 第62-63页 |
| 第五章 DDR2 SDRAM控制器的后端物理设计 | 第63-85页 |
| 5.1 后端物理实现流程 | 第63-76页 |
| 5.1.1 布图规划与电源规划 | 第63-68页 |
| 5.1.2 标准单元布局 | 第68-71页 |
| 5.1.3 时钟树综合 | 第71-75页 |
| 5.1.4 布线 | 第75-76页 |
| 5.2 静态时序分析 | 第76-79页 |
| 5.2.1 工艺介绍 | 第76-77页 |
| 5.2.2 建立时间修复 | 第77-78页 |
| 5.2.3 保持时间修复 | 第78页 |
| 5.2.4 扇出违例修复 | 第78-79页 |
| 5.3 控制器的验证 | 第79-84页 |
| 5.3.1 等价性验证 | 第79-81页 |
| 5.3.2 后仿真 | 第81-82页 |
| 5.3.3 物理验证 | 第82-84页 |
| 5.4 控制器功耗仿真 | 第84页 |
| 5.5 本章小结 | 第84-85页 |
| 第六章 总结与展望 | 第85-87页 |
| 6.1 总结 | 第85-86页 |
| 6.2 展望 | 第86-87页 |
| 参考文献 | 第87-91页 |
| 致谢 | 第91-93页 |
| 作者简介 | 第93-94页 |
