| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 课题研究背景 | 第15页 |
| 1.2 国内外研究现状 | 第15-16页 |
| 1.3 研究目的及意义 | 第16-17页 |
| 1.4 论文的内容与结构 | 第17-19页 |
| 第二章 通信SoC芯片与DDR3 SDRAM存储器 | 第19-33页 |
| 2.1 通信SoC芯片 | 第19-27页 |
| 2.1.1 芯片体系结构 | 第19页 |
| 2.1.2 SoC技术 | 第19-20页 |
| 2.1.3 AMBA总线规范 | 第20-27页 |
| 2.2 DDR3 SDRAM存储芯片 | 第27-32页 |
| 2.2.1 DDR3 SDRAM存储器结构 | 第27-28页 |
| 2.2.2 DDR3 SDRAM新增特性 | 第28-29页 |
| 2.2.3 DDR3 SDRAM命令与时序参数 | 第29-32页 |
| 2.2.4 DDR3 SDRAM操作 | 第32页 |
| 2.3 本章小结 | 第32-33页 |
| 第三章 DDR3控制器系统设计 | 第33-57页 |
| 3.1 控制器设计流程 | 第33页 |
| 3.2 内存控制器系统功能分析 | 第33-34页 |
| 3.3 内存控制器系统架构 | 第34-35页 |
| 3.4 协议控制层 | 第35-52页 |
| 3.4.1 访问接口模块 | 第35-38页 |
| 3.4.2 配置接口模块 | 第38-39页 |
| 3.4.3 初始化模块 | 第39-41页 |
| 3.4.4 指令重排序模块 | 第41-44页 |
| 3.4.5 非读写指令产生模块 | 第44页 |
| 3.4.6 指令控制模块 | 第44-47页 |
| 3.4.7 数据处理模块 | 第47-50页 |
| 3.4.8 DFI接口模块 | 第50-52页 |
| 3.5 物理层 | 第52-55页 |
| 3.5.1 指令单元模块 | 第53-54页 |
| 3.5.2 数据单元模块 | 第54-55页 |
| 3.5.3 SSTLI/O库模块 | 第55页 |
| 3.6 控制器时钟复位方案 | 第55-56页 |
| 3.7 本章小结 | 第56-57页 |
| 第四章 DDR3控制器的功能验证 | 第57-73页 |
| 4.1 功能验证介绍 | 第57页 |
| 4.2 软硬件协同验证技术 | 第57-59页 |
| 4.2.1 软硬件协同验证平台设计 | 第57-59页 |
| 4.3 虚拟原型验证平台 | 第59-61页 |
| 4.3.1 验证环境和相关工具 | 第59页 |
| 4.3.2 验证平台搭建 | 第59-61页 |
| 4.4 验证内容 | 第61-71页 |
| 4.4.1 DDR3初始化验证 | 第61-63页 |
| 4.4.2 内存读写验证 | 第63-65页 |
| 4.4.3 ECC功能验证 | 第65-68页 |
| 4.4.4 内存状态跳转验证 | 第68-71页 |
| 4.5 本章小结 | 第71-73页 |
| 第五章 DDR3控制器FPGA原型验证 | 第73-81页 |
| 5.1 FPGA平台介绍 | 第73-75页 |
| 5.2 验证流程 | 第75页 |
| 5.3 DFI2PHY协议转换电路设计 | 第75-79页 |
| 5.3.1 控制信号转换 | 第75-77页 |
| 5.3.2 读写数据接口信号转换 | 第77-79页 |
| 5.4 内存控制器验证结果 | 第79页 |
| 5.5 小结 | 第79-81页 |
| 第六章 总结与展望 | 第81-83页 |
| 参考文献 | 第83-85页 |
| 致谢 | 第85-87页 |
| 作者简介 | 第87-88页 |