| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 研究背景及现状 | 第10-11页 |
| 1.2 FPGA 的发展及其应用 | 第11-12页 |
| 1.3 论文研究的主要工作及内容 | 第12-13页 |
| 1.4 论文的组织结构 | 第13-14页 |
| 第2章 硬件平台及逻辑平台的介绍 | 第14-27页 |
| 2.1 硬件平台介绍 | 第14-15页 |
| 2.1.1 采集系统规格 | 第14页 |
| 2.1.2 采集系统供电 | 第14-15页 |
| 2.2 控制逻辑平台介绍 | 第15-18页 |
| 2.2.1 FPGA 概述 | 第15-16页 |
| 2.2.2 FPGA 逻辑设计 | 第16-17页 |
| 2.2.3. FPGA 接口 I/O | 第17页 |
| 2.2.4 AD 部分 I/O | 第17-18页 |
| 2.3 整体设计方案 | 第18-20页 |
| 2.4 基于 ADC_DDR3_PCI 逻辑平台的逻辑设计 | 第20-21页 |
| 2.4.1 系统控制寄存器说明 | 第20-21页 |
| 2.5 系统工作流程 | 第21-27页 |
| 2.5.1 单次触发模式的工作流程 | 第22-23页 |
| 2.5.2 多次触发模式的工作流程 | 第23-25页 |
| 2.5.3 单次触发 FIFO 模式的工作流程 | 第25-26页 |
| 2.5.4 多次触发 FIFO 模式的工作流程 | 第26-27页 |
| 第3章 模块功能的划分及模块的逻辑实现 | 第27-53页 |
| 3.1 各个模块功能的划分 | 第27-30页 |
| 3.1.1 ADC 模块 | 第27页 |
| 3.1.2 触发控制模块 | 第27-28页 |
| 3.1.3 DDR3 模块 | 第28-30页 |
| 3.2 设计系统模块的逻辑实现 | 第30-34页 |
| 3.2.1 ADC 逻辑模块实现 | 第30-32页 |
| 3.2.2 DDR3 逻辑模块实现 | 第32-34页 |
| 3.3 详细介绍主要功能模块的逻辑实现 | 第34-53页 |
| 3.3.1 CONTROL_REGISTER_TO_CONTROL_SIGNAL 逻辑模块实现 | 第34-36页 |
| 3.3.2 DDR3_WR_CON 逻辑模块 | 第36-42页 |
| 3.3.3 DDR3_RD_CON 模块逻辑实现 | 第42-48页 |
| 3.3.4 DDR3_RD_WR_CON 逻辑实现 | 第48-52页 |
| 3.3.5 DDR3_ARBIT 模块逻辑 | 第52页 |
| 3.3.6 PCI9054 模块及触发控制模块 | 第52-53页 |
| 第4章 设计程序模块的分析与调试 | 第53-59页 |
| 4.1 串口软件程序设计与调试 | 第53-55页 |
| 4.1.1 TL16C554（UART）寄存器地址定义 | 第53页 |
| 4.1.2 TL16C554（UART）的初始化 | 第53-54页 |
| 4.1.3 TL16C554 数据的发送与接收 | 第54-55页 |
| 4.1.4 串口程序调试结果与所遇问题 | 第55页 |
| 4.2 DSP 对 FPGA 操作的软件设计与调试 | 第55-56页 |
| 4.2.1 C6455 各寄存器地址的定义 | 第55页 |
| 4.2.2 C6455 芯片的 emifa 的配置与初始化 | 第55-56页 |
| 4.3 DSP 对 FPGA 进行操作 | 第56-59页 |
| 4.3.1 设置 FPGA 的 FIFO 长度 | 第56-57页 |
| 4.3.2 查询 FIFO 状态 | 第57页 |
| 4.3.3 DSP 对 FPGA FIFO 读写 | 第57-59页 |
| 第5章 程序的整合 | 第59-64页 |
| 5.1 DSP 程序整合 | 第59-62页 |
| 5.1.1 程序总体流程 | 第59页 |
| 5.1.2 DSP 程序模块 | 第59-62页 |
| 5.2 实验结果分析 | 第62-64页 |
| 第6章 总结与展望 | 第64-66页 |
| 6.1 论文工作总结 | 第64-65页 |
| 6.2 展望 | 第65-66页 |
| 参考文献 | 第66-69页 |
| 致谢 | 第69页 |
