高性能M-DSP仿真/调试部件的设计与实现
| 摘要 | 第11-12页 |
| ABSTRACT | 第12-13页 |
| 第一章 绪论 | 第14-21页 |
| 1.1 课题的研究背景和意义 | 第14-16页 |
| 1.1.1 DSP芯片的主要特点 | 第14-15页 |
| 1.1.2 高性能DSP的发展趋势 | 第15-16页 |
| 1.1.3 DSP技术的发展意义 | 第16页 |
| 1.2 仿真/调试技术的研究 | 第16-18页 |
| 1.2.1 仿真/调试技术的概述 | 第16-17页 |
| 1.2.2 片上调试技术的研究 | 第17-18页 |
| 1.2.3 M-DSP的仿真/调试机制 | 第18页 |
| 1.3 课题的研究内容 | 第18-19页 |
| 1.4 课题的组织结构 | 第19-21页 |
| 第二章 M-DSP的体系结构 | 第21-31页 |
| 2.1 M-DSP的体系结构概要 | 第21-23页 |
| 2.1.1 M-DSP的总体结构 | 第21-22页 |
| 2.1.2 M-DSP的内核结构 | 第22-23页 |
| 2.2 M-DSP的指令集 | 第23-25页 |
| 2.2.1 M-DSP的指令格式 | 第23-24页 |
| 2.2.2 指令包及执行包的结构 | 第24-25页 |
| 2.3 M-DSP的指令流水线设计 | 第25-29页 |
| 2.3.1 M-DSP的基本指令流水线 | 第25-27页 |
| 2.3.2 流水线的阻塞与清空 | 第27-28页 |
| 2.3.3 M-DSP的分支延迟槽 | 第28-29页 |
| 2.4 M-DSP的仿真/调试结构 | 第29-30页 |
| 2.4.1 仿真/调试的基本准则 | 第29页 |
| 2.4.2 基于JTAG的仿真/调试方案 | 第29页 |
| 2.4.3 基于PCIE的仿真/调试方案 | 第29-30页 |
| 2.5 本章小结 | 第30-31页 |
| 第三章 基于JTAG的仿真/调试部件的设计与实现 | 第31-53页 |
| 3.1 仿真/调试部件的概述 | 第31-32页 |
| 3.2 仿真/调试部件的介绍 | 第32-37页 |
| 3.2.1 ETAP处理模块 | 第33-34页 |
| 3.2.2 TAP控制器 | 第34-36页 |
| 3.2.3 指令寄存器JIR | 第36-37页 |
| 3.3 仿真/调试部件的功能 | 第37-44页 |
| 3.3.1 流水线控制 | 第37-39页 |
| 3.3.2 资源访问 | 第39-43页 |
| 3.3.3 事件统计 | 第43-44页 |
| 3.4 功能验证 | 第44-51页 |
| 3.4.1 验证方法 | 第45页 |
| 3.4.2 功能验证计划 | 第45-47页 |
| 3.4.3 验证结果分析 | 第47-51页 |
| 3.4.4 覆盖率分析 | 第51页 |
| 3.5 逻辑综合 | 第51-52页 |
| 3.6 本章小结 | 第52-53页 |
| 第四章 仿真调试中软件断点的实现 | 第53-64页 |
| 4.1 软件断点实现的基本原理 | 第53页 |
| 4.2 软件断点的处理 | 第53-56页 |
| 4.2.2 软件断点的设置 | 第53-55页 |
| 4.2.3 软件断点的取消 | 第55页 |
| 4.2.4 软件断点的恢复 | 第55-56页 |
| 4.2.5 相关存储系统的一致性维护 | 第56页 |
| 4.3 指令派发部件对软件断点的支持 | 第56-59页 |
| 4.3.1 DP对于ET读操作的支持 | 第56页 |
| 4.3.2 DP对于ET软件断点的支持 | 第56-58页 |
| 4.3.3 DP对软件断点的检测 | 第58页 |
| 4.3.4 DP对软件断点的恢复 | 第58-59页 |
| 4.4 流水线中软件断点的生成 | 第59-60页 |
| 4.5 功能验证 | 第60-63页 |
| 4.5.1 软件断点的功能验证点 | 第60-61页 |
| 4.5.2 软件断点的验证结果和分析 | 第61-63页 |
| 4.6 本章小结 | 第63-64页 |
| 第五章 基于PCIE的仿真/调试部件的设计 | 第64-79页 |
| 5.1 M-DSP仿真调试的需求分析 | 第64-65页 |
| 5.2 PCIE与ET的通信协议 | 第65-66页 |
| 5.3 36位数据访问机制 | 第66-67页 |
| 5.4 DNACBuf状态机 | 第67-69页 |
| 5.4.1 DNACBuf状态机的状态分析 | 第68-69页 |
| 5.4.2 PCIE模式下ET的仿真控制 | 第69页 |
| 5.5 与JTAG的逻辑复用 | 第69-75页 |
| 5.5.1 存储域模块MD | 第69-71页 |
| 5.5.2 指令译码模块IDEC | 第71-73页 |
| 5.5.3 仿真控制寄存器ECR | 第73-75页 |
| 5.6 验证与测试 | 第75-78页 |
| 5.6.1 功能验证计划 | 第75-76页 |
| 5.6.2 验证结果分析 | 第76-78页 |
| 5.6.3 覆盖率分析 | 第78页 |
| 5.7 本章小结 | 第78-79页 |
| 第六章 M-DSP仿真调试的系统级验证环境 | 第79-93页 |
| 6.1 传统的FPGA原型验证环境 | 第79-80页 |
| 6.2 基于PLI接口的验证系统 | 第80-83页 |
| 6.2.1 Verilog PLI接口简述 | 第80-81页 |
| 6.2.2 基于PLI验证系统的优势 | 第81-82页 |
| 6.2.3 基于PLI的验证系统的结构 | 第82-83页 |
| 6.3 基于PLI接口技术的验证模型 | 第83-85页 |
| 6.3.1 共享内存区 | 第83-84页 |
| 6.3.2 同步读写指针 | 第84-85页 |
| 6.3.3 M-DSP仿真调试的系统级验证环境 | 第85页 |
| 6.4 多核加速模型 | 第85-87页 |
| 6.4.1 设计原理 | 第86页 |
| 6.4.2 队列类型复用 | 第86页 |
| 6.4.3 多核加速效率分析 | 第86-87页 |
| 6.5 M-DSP仿真调试的系统级验证实践 | 第87-92页 |
| 6.5.1 调试流水线 | 第87-88页 |
| 6.5.2 可访问资源的读写 | 第88-89页 |
| 6.5.3 系统性能统计 | 第89-91页 |
| 6.5.4 软件断点和硬件断点 | 第91-92页 |
| 6.6 本章小结 | 第92-93页 |
| 第七章 论文总结及展望 | 第93-95页 |
| 7.1 论文总结 | 第93-94页 |
| 7.2 工作展望 | 第94-95页 |
| 致谢 | 第95-97页 |
| 参考文献 | 第97-101页 |
| 作者在研究生阶段取得的学术成果 | 第101页 |
