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基于UVM的微处理器浮点除法开方单元的验证

摘要第5-6页
ABSTRACT第6页
符号对照表第10-11页
缩略语对照表第11-15页
第一章 绪论第15-19页
    1.1 研究背景及意义第15页
    1.2 国内外研究现状第15-17页
    1.3 研究内容和论文章节安排第17-19页
第二章 验证方法学第19-27页
    2.1 验证方法学概述第19-21页
        2.1.1 验证思想和策略第19-20页
        2.1.2 验证流程第20-21页
    2.2 验证方法学分类第21-22页
        2.2.1 动态验证第21-22页
        2.2.2 静态验证第22页
    2.3 UVM验证方法学第22-25页
        2.3.1 UVM验证平台的结构第23-24页
        2.3.2 UVM的phase机制第24页
        2.3.3 UVM的factory机制第24-25页
        2.3.4 UVM的uvm_config_db机制第25页
    2.4 验证方法学新进展第25-26页
    2.5 本章小结第26-27页
第三章 浮点除法开方运算单元的研究与分析第27-43页
    3.1 IEEE 754 标准浮点数格式第27-29页
    3.2 浮点除法开方运算单元的指令分析第29-31页
        3.2.1 Power ISA指令系统第29-30页
        3.2.2 Power ISA的指令格式第30-31页
    3.3 浮点除法开方运算单元中的寄存器第31-34页
        3.3.1 浮点寄存器第31-32页
        3.3.2 向量标量寄存器第32-33页
        3.3.3 浮点状态控制寄存器第33页
        3.3.4 条件寄存器第33-34页
    3.4 浮点除法开方单元的浮点处理第34-36页
        3.4.1 舍入模式第34-35页
        3.4.2 浮点异常第35-36页
    3.5 浮点除法开方单元的基本结构第36-39页
        3.5.1 子模块描述第37-38页
        3.5.2 单元接口信息第38-39页
    3.6 浮点除法开方运算单元的验证策略第39-40页
    3.7 本章小结第40-43页
第四章 验证平台的设计第43-75页
    4.1 验证计划第43-44页
    4.2 测试点的分析第44-45页
    4.3 浮点内建约束算法简介第45-47页
        4.3.1 浮点中间结果的概念第45-46页
        4.3.2 浮点内建约束算法的流程第46-47页
    4.4 UVM验证平台的总体结构第47-52页
        4.4.1 Operand UVC第48页
        4.4.2 Decode UVC第48-50页
        4.4.3 Condition UVC第50-51页
        4.4.4 Destination UVC第51页
        4.4.5 Module UVC第51-52页
    4.5 UVM验证平台的具体搭建第52-72页
        4.5.1 验证环境的集成第52-54页
        4.5.2 transaction的设计第54-57页
        4.5.3 测试激励的设计第57-58页
        4.5.4 agent的设计第58页
        4.5.5 driver的设计第58页
        4.5.6 sequencer的设计第58-59页
        4.5.7 monitor的设计第59页
        4.5.8 reference model的设计第59-64页
        4.5.9 scoreboard模块的设计第64-72页
    4.6 本章小结第72-75页
第五章 验证管理与结果分析第75-87页
    5.1 vManager验证管理第75-79页
    5.2 仿真结果分析第79-80页
    5.3 覆盖率统计与分析第80-85页
        5.3.1 代码覆盖率结果分析第80-82页
        5.3.2 功能覆盖率结果分析第82-85页
    5.4 三种激励生成方法的比对第85页
    5.5 bug统计第85-86页
    5.6 本章小结第86-87页
第六章 总结与展望第87-89页
    6.1 总结第87页
    6.2 展望第87-89页
参考文献第89-91页
致谢第91-93页
作者简介第93-94页

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