基于FPGA的高速网络接口逻辑实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 背景及意义 | 第10-11页 |
| 1.2 千兆以太网的优势 | 第11-12页 |
| 1.3 国内外发展现状 | 第12-13页 |
| 1.4 论文主要工作 | 第13-14页 |
| 第2章 以太网各层协议研究 | 第14-22页 |
| 2.1 物理层 | 第14-15页 |
| 2.2 数据链路层 | 第15-18页 |
| 2.2.1 数据链路层工作方式 | 第15页 |
| 2.2.2 以太网MAC帧结构 | 第15-17页 |
| 2.2.3 以太网ARP帧结构 | 第17-18页 |
| 2.3 网络层IP数据报格式 | 第18-20页 |
| 2.4 传输层UDP数据报格式 | 第20-21页 |
| 2.5 本章小结 | 第21-22页 |
| 第3章 千兆以太网系统硬件实现 | 第22-37页 |
| 3.1 系统方案选择 | 第22-23页 |
| 3.2 硬件平台测试与实现 | 第23-27页 |
| 3.2.1 FPGA主控芯片介绍 | 第23页 |
| 3.2.2 FPGA硬件平台 | 第23-25页 |
| 3.2.3 硬件平台调试与验证 | 第25-27页 |
| 3.3 MAC芯片 | 第27-30页 |
| 3.3.1 MAC芯片介绍 | 第27页 |
| 3.3.2 MAC芯片接口信号 | 第27-29页 |
| 3.3.3 主机接口 | 第29页 |
| 3.3.4 地址映射 | 第29-30页 |
| 3.4 PHY芯片 | 第30-32页 |
| 3.4.1 时钟电路设计 | 第30页 |
| 3.4.2 电源电路设计 | 第30-31页 |
| 3.4.3 管理接口 | 第31-32页 |
| 3.5 以太网系统PCB设计 | 第32-34页 |
| 3.5.1 PCB布局布线 | 第32-33页 |
| 3.5.2 高速信号处理 | 第33-34页 |
| 3.6 SOPC硬件系统 | 第34-36页 |
| 3.6.1 SOPC外设自定义 | 第34-35页 |
| 3.6.2 SOPC系统构建 | 第35-36页 |
| 3.7 本章小结 | 第36-37页 |
| 第4章 千兆以太网系统软件设计 | 第37-43页 |
| 4.1 初始化程序 | 第38-40页 |
| 4.2 发送程序 | 第40-41页 |
| 4.3 接收程序 | 第41-42页 |
| 4.4 中断程序 | 第42页 |
| 4.5 本章小结 | 第42-43页 |
| 第5章 UDP/IP协议栈硬件实现 | 第43-53页 |
| 5.1 IP模块 | 第43-47页 |
| 5.1.1 IP发送模块 | 第43-45页 |
| 5.1.2 IP接收模块 | 第45-47页 |
| 5.2 ARP模块 | 第47-49页 |
| 5.3 UDP模块 | 第49-51页 |
| 5.3.1 UDP发送模块 | 第49-50页 |
| 5.3.2 UDP接收模块 | 第50-51页 |
| 5.4 Arbitrator模块 | 第51-52页 |
| 5.5 本章小结 | 第52-53页 |
| 第6章 千兆以太网系统测试 | 第53-59页 |
| 6.1 寄存器读写功能测试 | 第53-54页 |
| 6.2 数据接收测试 | 第54-55页 |
| 6.3 数据发送测试 | 第55-58页 |
| 6.4 工作展望 | 第58页 |
| 6.5 本章小结 | 第58-59页 |
| 结论 | 第59-60页 |
| 参考文献 | 第60-63页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第63-64页 |
| 致谢 | 第64-65页 |
| 附录 | 第65页 |
