| 摘要 | 第1-5页 |
| ABSTRACT | 第5-13页 |
| 第一章 绪论 | 第13-16页 |
| ·LDPC 码的发展及研究现状 | 第13页 |
| ·LDPC 译码器硬件实现的发展及研究现状 | 第13-14页 |
| ·论文研究的目的、方法和意义 | 第14页 |
| ·论文的主要内容和组织结构 | 第14-16页 |
| 第二章 LDPC 码编码技术概述 | 第16-27页 |
| ·线性分组码 | 第16-17页 |
| ·LDPC 码简介 | 第17-18页 |
| ·LDPC 码的定义 | 第17页 |
| ·LDPC 码的 Tanner 图表示 | 第17-18页 |
| ·QC-LDPC 码简介 | 第18-21页 |
| ·QC-LDPC 码的定义 | 第18-19页 |
| ·QC-LDPC 码奇偶校检矩阵的随机构造方法 | 第19-21页 |
| ·QC-LDPC 码的编码算法 | 第21-24页 |
| ·基于 RU 算法的编码算法 | 第21-22页 |
| ·QC-LDPC 码的快速编码算法 | 第22-24页 |
| ·改进的 QC-LDPC 块填充算法 | 第24-26页 |
| ·本章小结 | 第26-27页 |
| 第三章 LDPC 码译码技术 | 第27-40页 |
| ·概率域上的 BP 算法 | 第27-29页 |
| ·对数域上的 BP 算法 | 第29-31页 |
| ·最小和算法 | 第31-32页 |
| ·改进最小和算法 | 第32页 |
| ·译码算法软件仿真和性能比较 | 第32-36页 |
| ·软件仿真平台 | 第32-34页 |
| ·BPA 算法和 MSA 算法的译码性能比较 | 第34页 |
| ·NMSA 算法和 BPA 算法与 MSA 算法的译码性能比较 | 第34-36页 |
| ·算法定点化 | 第36-39页 |
| ·本章小结 | 第39-40页 |
| 第四章 LDPC 码译码器结构 | 第40-50页 |
| ·串行结构与完全并行结构 | 第40-42页 |
| ·串行结构 | 第40-41页 |
| ·完全并行结构 | 第41-42页 |
| ·部分并行结构 | 第42-43页 |
| ·分层译码结构 | 第43-46页 |
| ·应用于不可分层 LDPC 的分层译码结构 | 第46-49页 |
| ·不可分层 QC-LDPC 码 | 第46-47页 |
| ·PLBP 算法 | 第47-49页 |
| ·本章小结 | 第49-50页 |
| 第五章 分层译码器的 FPGA 设计 | 第50-70页 |
| ·FPGA 开发工具介绍 | 第50-52页 |
| ·分层译码器整体结构设计 | 第52页 |
| ·译码器各子模块结构设计 | 第52-69页 |
| ·输入缓存模块 | 第53-56页 |
| ·校检结点更新模块 | 第56-59页 |
| ·后验概率信息存储模块 | 第59-63页 |
| ·校检结点信息存储模块 | 第63-64页 |
| ·地址生成模块 | 第64-65页 |
| ·译码过程状态机 | 第65-67页 |
| ·校检模块 | 第67-68页 |
| ·输出缓存模块 | 第68-69页 |
| ·本章小结 | 第69-70页 |
| 第六章 分层译码器仿真测试与综合结果分析 | 第70-76页 |
| ·仿真测试平台 | 第70-72页 |
| ·译码器硬件综合结果 | 第72-73页 |
| ·译码器性能分析 | 第73-74页 |
| ·本章小结 | 第74-76页 |
| 结论 | 第76-78页 |
| 参考文献 | 第78-81页 |
| 致谢 | 第81-82页 |
| 在学期间的研究成果及发表的学术论文 | 第82页 |