| 摘要 | 第1-7页 |
| ABSTRACT | 第7-11页 |
| 第一章 绪论 | 第11-20页 |
| ·本文研究背景和意义 | 第11-13页 |
| ·时延故障测试简介 | 第13-15页 |
| ·国内外研究现状 | 第15-17页 |
| ·本文主要工作及结构安排 | 第17-20页 |
| 第二章 通路时延故障测试的分类 | 第20-30页 |
| ·概述 | 第20-22页 |
| ·通路时延故障测试术语 | 第22-23页 |
| ·单通路时延故障测试的分类 | 第23-29页 |
| ·本章小结 | 第29-30页 |
| 第三章 时延故障测试序列生成器算法原理及硬件实现 | 第30-45页 |
| ·概述 | 第30-32页 |
| ·时延故障SIC测试序列生成器的已有研究 | 第32-33页 |
| ·基于累加器的SIC测试序列生成器算法原理及硬件实现 | 第33-43页 |
| ·本章小结 | 第43-45页 |
| 第四章 加法器通路时延故障测试 | 第45-74页 |
| ·概述 | 第45-46页 |
| ·条件和加法器的结构 | 第46-47页 |
| ·条件和加法器通路时延故障的可测性分析 | 第47-53页 |
| ·学习策略实现的条件和加法器测试向量生成 | 第53-65页 |
| ·并行前置树型加法器通路时延故障测试 | 第65-72页 |
| ·本章小结 | 第72-74页 |
| 第五章 阵列乘法器通路时延故障测试 | 第74-87页 |
| ·概述 | 第74页 |
| ·阵列乘法器结构 | 第74-76页 |
| ·阵列乘法器通路时延故障的内建自测试 | 第76-85页 |
| ·本章小结 | 第85-87页 |
| 第六章 模块化算术运算电路通路时延故障测试 | 第87-113页 |
| ·概述 | 第87-89页 |
| ·布尔可满足性问题 | 第89-94页 |
| ·布尔可满足性与时延故障测试 | 第94-96页 |
| ·层次化通路时延故障测试 | 第96-104页 |
| ·模块化的功能时延故障测试 | 第104-112页 |
| ·本章小结 | 第112-113页 |
| 第七章 结束语 | 第113-116页 |
| ·全文总结 | 第113-115页 |
| ·进一步的工作 | 第115-116页 |
| 致谢 | 第116-117页 |
| 参考文献 | 第117-126页 |
| 作者攻博期间取得的成果 | 第126页 |