| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-14页 |
| ·应用背景 | 第9-10页 |
| ·国内外研究现状和发展态势 | 第10-12页 |
| ·实现三维方法的分类 | 第10-11页 |
| ·体视显示技术的发展 | 第11-12页 |
| ·本人所做的工作 | 第12-13页 |
| ·论文的结构和内容 | 第13-14页 |
| 第二章 视频信号概述 | 第14-18页 |
| ·模拟视频信号 | 第14-15页 |
| ·模拟电视扫描参数 | 第15页 |
| ·视频信号数字化及对标准的分析 | 第15-18页 |
| ·视频信号数字化方法 | 第15-16页 |
| ·ITU656- YUV 标准 | 第16-18页 |
| 第三章 系统方案设计 | 第18-21页 |
| ·系统概述 | 第18页 |
| ·硬件整体方案 | 第18-21页 |
| ·硬件系统的突出优点 | 第18-19页 |
| ·硬件系统框图 | 第19-21页 |
| 第四章 系统硬件平台的设计 | 第21-36页 |
| ·电视信号转换模块电路 | 第21-24页 |
| ·输出数据的格式 | 第21页 |
| ·SAA7113 的主要特点 | 第21-22页 |
| ·SAA7113 外围硬件电路的设计 | 第22-24页 |
| ·图像帧存电路 | 第24-25页 |
| ·视频D/A | 第25-27页 |
| ·视频D/A 电路 | 第25-26页 |
| ·ADV7125 简介 | 第26-27页 |
| ·VGA 接口电路 | 第27-28页 |
| ·VGA 接口 | 第27-28页 |
| ·FPGA 器件 | 第28-33页 |
| ·FPGA 简介 | 第28-30页 |
| ·Cyclone 系列FPGA 的特点 | 第30页 |
| ·Cyclone 的结构 | 第30页 |
| ·时钟网络 | 第30-31页 |
| ·I/O 结构 | 第31页 |
| ·Cyclone 系列FPGA 的配置方式 | 第31-33页 |
| ·系统的PCB 设计及一些抗干扰措施 | 第33-36页 |
| ·电源考虑 | 第33-34页 |
| ·布局、布线考虑 | 第34-36页 |
| 第五章 FPGA 系统设计方法 | 第36-41页 |
| ·FPGA 的设计流程 | 第36-37页 |
| ·Verilog 硬件描述语言 | 第37-38页 |
| ·Verilog HDL 简介 | 第37-38页 |
| ·采用Verilog HDL 进行设计的优点 | 第38页 |
| ·FPGA 设计的指导思想 | 第38-40页 |
| ·同步设计原则 | 第38-39页 |
| ·尽量使用全局时钟 | 第39页 |
| ·面积与速度的平衡和互换原则 | 第39-40页 |
| ·仿真的概念和 Modelsim 仿真工具 | 第40-41页 |
| 第六章 系统中FPGA 的设计 | 第41-59页 |
| ·FPGA 模块的划分 | 第41-42页 |
| ·FIFO 先进先出模块设计 | 第42-44页 |
| ·异步时钟域的解决方法 | 第42-43页 |
| ·异步FIFO 的FPGA 实现 | 第43-44页 |
| ·异步FIFO 的接口设计 | 第44页 |
| ·I~2C 接口配置模块设计 | 第44-48页 |
| ·I~2C 总线概述 | 第45-46页 |
| ·SAA7113 的配置和解码 | 第46-47页 |
| ·I~2C 总线的Verilog HDL 实现 | 第47-48页 |
| ·视频解码模块设计 | 第48-52页 |
| ·设计方案 | 第48-50页 |
| ·视频解码程序的实现及验证 | 第50-52页 |
| ·图像帧存控制模块 | 第52-57页 |
| ·SRAM 读写控制器模块 | 第52-54页 |
| ·SRAM 帧存地址产生模块 | 第54-55页 |
| ·帧存切换控制模块的Verilog HDL 实现及验证 | 第55-57页 |
| ·VGA 控制模块的设计与实现 | 第57-59页 |
| 第七章 电路调试与总结 | 第59-62页 |
| ·系统调试 | 第59-60页 |
| ·总结 | 第60-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-65页 |
| 附录一 | 第65-71页 |
| 附录二 | 第71-72页 |
| 附录三 | 第72-77页 |
| 在学期间的研究成果 | 第77-78页 |