基于SDSoC的卷积神经网络算法实现
| 学位论文数据集 | 第3-4页 |
| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 研究背景和意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-15页 |
| 1.2.1 卷积神经网络模型研究 | 第13-14页 |
| 1.2.2 神经网络硬件研究现状 | 第14-15页 |
| 1.3 本文的主要工作 | 第15-16页 |
| 1.4 本文的组织安排 | 第16-18页 |
| 第二章 相关技术概要 | 第18-26页 |
| 2.1 卷积神经网络介绍 | 第18-23页 |
| 2.1.1 神经节点模型 | 第18-19页 |
| 2.1.2 激活函数 | 第19-20页 |
| 2.1.3 常见神经元组合形式 | 第20-22页 |
| 2.1.4 反向训练算法 | 第22-23页 |
| 2.2 ZYNQ软硬件设计系统介绍 | 第23页 |
| 2.3 SDSOC软件开发环境介绍 | 第23-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第三章 卷积计算单元设计 | 第26-38页 |
| 3.1 现场可编程门阵列介绍 | 第26-30页 |
| 3.1.1 可配置逻辑模块 | 第27-28页 |
| 3.1.2 内部互联资源 | 第28-29页 |
| 3.1.3 专用DSP模块 | 第29页 |
| 3.1.4 Block RAM | 第29页 |
| 3.1.5 高速I/O接口 | 第29-30页 |
| 3.2 硬件优化策略 | 第30-32页 |
| 3.3 神经网络硬件加速算法分析 | 第32-34页 |
| 3.3.1 Lenet-5模型网络详细设计 | 第32-33页 |
| 3.3.2 卷积加速器IP设计原理 | 第33-34页 |
| 3.4 优化策略分析 | 第34-37页 |
| 3.4.1 第一种卷积优化策略 | 第34-36页 |
| 3.4.2 第二种卷积优化策略 | 第36-37页 |
| 3.5 本章小结 | 第37-38页 |
| 第四章 基于ZYNQ平台的验证与分析 | 第38-60页 |
| 4.1 实验平台介绍 | 第38-40页 |
| 4.1.1 Zedboard开发板 | 第38-39页 |
| 4.1.2 PC实验平台 | 第39-40页 |
| 4.1.3 MINST数据集 | 第40页 |
| 4.2 神经网络代码实现与架构设计 | 第40-42页 |
| 4.3 软件优化与硬件事件追踪 | 第42-49页 |
| 4.3.1 软件性能优化 | 第42-44页 |
| 4.3.2 代码调试流程 | 第44-47页 |
| 4.3.3 事件追踪调试 | 第47-49页 |
| 4.4 加速实际数据与性能对比 | 第49-54页 |
| 4.4.1 CPU性能分析 | 第51-52页 |
| 4.4.2 AXI传输效能统计 | 第52-54页 |
| 4.5 加速结果展示 | 第54-58页 |
| 4.5.1 软硬件加速比 | 第54-55页 |
| 4.5.2 资源利用情况 | 第55-56页 |
| 4.5.3 实验环境展示 | 第56-58页 |
| 4.6 本章小结 | 第58-60页 |
| 第五章 总结与展望 | 第60-62页 |
| 5.1 工作内容总结 | 第60页 |
| 5.2 不足与展望 | 第60-62页 |
| 参考文献 | 第62-66页 |
| 致谢 | 第66-68页 |
| 作者和导师简介 | 第68-70页 |
| 附件 | 第70-71页 |
