基于加法链的高阶掩码研究及其VLSI硬件实现
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-18页 |
| 1.1 课题研究的背景和意义 | 第10-11页 |
| 1.2 研究现状 | 第11-16页 |
| 1.2.1 侧信道攻击 | 第11-12页 |
| 1.2.2 基于查找表掩码的方案 | 第12-13页 |
| 1.2.3 基于复合域掩码的方案 | 第13-14页 |
| 1.2.4 基于加法链掩码的方案 | 第14-16页 |
| 1.3 主要研究内容 | 第16页 |
| 1.4 论文章节安排 | 第16-18页 |
| 第2章 相关技术概述 | 第18-31页 |
| 2.1 AES算法 | 第18-22页 |
| 2.1.1 字节替换 | 第18-20页 |
| 2.1.2 行移位 | 第20-21页 |
| 2.1.3 列混合 | 第21页 |
| 2.1.4 密钥加 | 第21页 |
| 2.1.5 密钥扩展 | 第21-22页 |
| 2.2 功耗分析攻击 | 第22-24页 |
| 2.2.1 简单功耗分析 | 第23页 |
| 2.2.2 差分功耗分析 | 第23页 |
| 2.2.3 相关性功耗分析 | 第23-24页 |
| 2.2.4 高阶功耗分析 | 第24页 |
| 2.3 掩码及高阶掩码 | 第24-30页 |
| 2.3.1 掩码 | 第24页 |
| 2.3.2 高阶掩码 | 第24-26页 |
| 2.3.3 基于加法链的高阶掩码 | 第26-30页 |
| 2.4 本章小结 | 第30-31页 |
| 第3章 基于加法链高阶掩码的设计 | 第31-44页 |
| 3.1 有限域乘法的改进及其掩码 | 第31-33页 |
| 3.2 有限域平方的改进及其掩码 | 第33-34页 |
| 3.3 最优的加法链 | 第34-38页 |
| 3.4 根据功耗特性将最优加法链分类 | 第38页 |
| 3.5 基于加法链的高阶掩码的设计 | 第38-43页 |
| 3.5.1 随机数生成器 | 第39-40页 |
| 3.5.2 循环调用加法链 | 第40-41页 |
| 3.5.3 乱序调用加法链 | 第41-43页 |
| 3.6 本章小结 | 第43-44页 |
| 第4章 能仿真及安全性分析 | 第44-49页 |
| 4.1 实验的方案研究 | 第44-46页 |
| 4.2 安全性分析 | 第46-47页 |
| 4.3 效率分析 | 第47-48页 |
| 4.4 本章小结 | 第48-49页 |
| 第5章 基于加法链高阶掩码的设计 | 第49-55页 |
| 5.1 硬件语言描述和功能仿真 | 第49-52页 |
| 5.2 逻辑综合和版图设计 | 第52-54页 |
| 5.3 本章小结 | 第54-55页 |
| 结论 | 第55-57页 |
| 参考文献 | 第57-61页 |
| 攻读硕士学位期间所发表的学术论文 | 第61页 |
| 申请的专利 | 第61-62页 |
| 致谢 | 第62页 |
