基于FPGA的直接数字频率合成器的设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题研究的意义 | 第10页 |
| 1.2 频率合成技术的发展 | 第10-12页 |
| 1.2.1 直接模拟频率合成技术 | 第10-11页 |
| 1.2.2 间接频率合成技术 | 第11页 |
| 1.2.3 直接数字频率合成技术 | 第11-12页 |
| 1.3 课题的可行性 | 第12页 |
| 1.4 课题的主要工作 | 第12-14页 |
| 第二章 DDS的工作原理及EDA工具 | 第14-26页 |
| 2.1 DDS的基本原理 | 第14页 |
| 2.2 DDS的结构 | 第14-16页 |
| 2.3 频率合成器的主要技术指标 | 第16-17页 |
| 2.4 直接数字频率合成的特点 | 第17-18页 |
| 2.5 FPGA的设计流程 | 第18-21页 |
| 2.6 HDL语言简介 | 第21-24页 |
| 2.6.1 VHDL语言 | 第22-23页 |
| 2.6.2 Verilog语言 | 第23-24页 |
| 2.7 QUARTUS II软件简介及开发流程 | 第24-25页 |
| 2.8 MODELSIM软件简介 | 第25-26页 |
| 第三章 DDS的频谱分析及仿真 | 第26-40页 |
| 3.1 理想DDS的输出频谱分析及仿真 | 第26-30页 |
| 3.1.1 理想DDS的输出频谱分析 | 第26-29页 |
| 3.1.2 理想DDS的输出频谱仿真 | 第29-30页 |
| 3.2 实际的DDS输出频谱分析 | 第30-40页 |
| 3.2.1 相位截断误差 | 第30-35页 |
| 3.2.2 幅度量化误差分析 | 第35-38页 |
| 3.2.3 DAC转换误差 | 第38-40页 |
| 第四章 基于VHDL语言的DDS设计与仿真 | 第40-52页 |
| 4.1 DDS的总体结构 | 第40页 |
| 4.2 基于流水线结构的相位累加器设计 | 第40-42页 |
| 4.3 ROM查找表的优化设计 | 第42-45页 |
| 4.3.1 Sunderland结构及其优化 | 第42-43页 |
| 4.3.2 sinθ-θ 法 | 第43页 |
| 4.3.3 泰勒级数近似法 | 第43-44页 |
| 4.3.4 对称压缩法 | 第44-45页 |
| 4.4 DDS结构的改进 | 第45-48页 |
| 4.4.1 传统DDS结构的缺陷 | 第45页 |
| 4.4.2 DDS结构的改进 | 第45-48页 |
| 4.4.3 ROM查找表的设计 | 第48页 |
| 4.5 仿真分析 | 第48-52页 |
| 4.5.1 累加器的仿真 | 第49页 |
| 4.5.2 地址发生器（计数器）的仿真 | 第49页 |
| 4.5.3 改进结构DDS的仿真 | 第49-52页 |
| 第五章 直接数字频率合成器的硬件仿真 | 第52-61页 |
| 5.1 ALTERA公司可编程逻辑器件简介 | 第52-54页 |
| 5.1.1 ALTERA公司产品概述 | 第52页 |
| 5.1.2 ALTERA公司的PLD产品 | 第52-53页 |
| 5.1.3 FLEX10K简介 | 第53-54页 |
| 5.2 FLEX10K的配置方式 | 第54-55页 |
| 5.2.1 使用PC并行.配置FPGA | 第54-55页 |
| 5.2.2 用专用配置器件配置FPGA | 第55页 |
| 5.3 DAC的设计 | 第55-56页 |
| 5.4 低通滤波器（LPF）的设计 | 第56-58页 |
| 5.5 硬件测试实验结果 | 第58-61页 |
| 第六章 结束语 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-65页 |
| 攻读硕士学位期间取得的学术成果 | 第65-66页 |
| 附录 | 第66-68页 |
| 附录一 4级流水线结构实现32为累加器原理图 | 第66-67页 |
| 附录二 4级流水线结构实现32为累加器RTL级图 | 第67-68页 |
