频控阵雷达中低相噪低杂散多路频率源技术研究
| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 课题来源和研究意义 | 第11页 |
| 1.2 国内外研究现状 | 第11-14页 |
| 1.3 本文的研究工作及文章结构 | 第14-15页 |
| 第二章 频控阵雷达及频率合成基本原理 | 第15-33页 |
| 2.1 频控阵雷达原理 | 第15-16页 |
| 2.2 频率合成技术概述 | 第16-17页 |
| 2.2.1 频率合成的概念和技术 | 第16-17页 |
| 2.2.2 频率合成主要技术指标 | 第17页 |
| 2.3 频率合成器的相位噪声 | 第17-21页 |
| 2.3.1 相位噪声的概念 | 第17-18页 |
| 2.3.2 PLL输出信号的噪声来源 | 第18-21页 |
| 2.4 锁相环基本理论 | 第21-25页 |
| 2.4.1 PLL的基本原理及组成 | 第21-24页 |
| 2.4.2 锁相环的工作过程 | 第24-25页 |
| 2.5 DDS的基本理论 | 第25-29页 |
| 2.5.1 DDS的基本原理及结构 | 第25-27页 |
| 2.5.2 DDS的特点及杂散分析 | 第27-29页 |
| 2.6 DDS+PLL的结构方案 | 第29-32页 |
| 2.6.1 常用的DDS+PLL结构 | 第29-31页 |
| 2.6.2 方案可行性分析 | 第31-32页 |
| 2.7 本章小结 | 第32-33页 |
| 第三章 系统方案及电路设计与实现 | 第33-59页 |
| 3.1 系统设计指标及方案设计 | 第33-36页 |
| 3.1.1 频率源系统指标 | 第33-34页 |
| 3.1.2 频率源整体方案 | 第34-36页 |
| 3.2 系统的主要性能分析 | 第36-39页 |
| 3.2.1 相位噪声水平 | 第36-37页 |
| 3.2.2 杂散水平分析 | 第37-39页 |
| 3.3 基于HMC820的PLL电路设计 | 第39-45页 |
| 3.3.1 晶振介绍 | 第39-40页 |
| 3.3.2 锁相环芯片介绍 | 第40-41页 |
| 3.3.3 锁相环电路设计 | 第41-45页 |
| 3.4 S波段微带滤波器设计 | 第45-52页 |
| 3.4.1 滤波器设计原理 | 第45-47页 |
| 3.4.2 滤波器电路设计 | 第47-51页 |
| 3.4.3 滤波器对输出的杂散抑制 | 第51-52页 |
| 3.5 其他电路设计 | 第52-56页 |
| 3.5.1 π衰网络,放大器和功分器组合电路设计 | 第52-54页 |
| 3.5.2 FPGA控制电路设计 | 第54-55页 |
| 3.5.3 电源电路设计 | 第55-56页 |
| 3.6 PCB设计注意事项 | 第56-58页 |
| 3.7 本章小结 | 第58-59页 |
| 第四章 系统调试及结果分析 | 第59-70页 |
| 4.1 系统测试方案及步骤 | 第59-60页 |
| 4.2 锁相环信号测试 | 第60-65页 |
| 4.2.1 晶振输出信号测试 | 第60-61页 |
| 4.2.2 晶振激励PLL1输出信号测试 | 第61-62页 |
| 4.2.3 DDS输出信号测试 | 第62-64页 |
| 4.2.4 DDS激励PLL2输出信号测试 | 第64-65页 |
| 4.3 X波段频率源信号测试 | 第65-67页 |
| 4.3.1 频率源点频信号测试 | 第65-67页 |
| 4.3.2 频率源扫频信号测试 | 第67页 |
| 4.4 系统测试结果及相噪和杂散分析 | 第67-68页 |
| 4.5 系统测试方案后续改进 | 第68-69页 |
| 4.6 本章小结 | 第69-70页 |
| 第五章 总结与展望 | 第70-71页 |
| 5.1 本文总结 | 第70页 |
| 5.2 研究展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-75页 |
| 攻读硕士期间取得的成果 | 第75页 |
