| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第10-16页 |
| §1-1 论文的研究背景及意义 | 第10-12页 |
| §1-2 频偏估计技术的研究现状 | 第12-13页 |
| §1-3 论文的主要工作和章节安排 | 第13-16页 |
| 1.3.1 主要工作 | 第13页 |
| 1.3.2 章节安排 | 第13-16页 |
| 第二章 TD-LTE 中继系统同步技术介绍 | 第16-26页 |
| §2-1 无线帧结构 | 第16-17页 |
| §2-2 下行同步信号 | 第17-21页 |
| 2.2.1 PSS | 第19-20页 |
| 2.2.2 SSS | 第20-21页 |
| §2-3 TD-LTE 同步技术 | 第21-24页 |
| 2.3.1 概述 | 第21-22页 |
| 2.3.2 频率同步技术 | 第22-23页 |
| 2.3.3 频率偏移对系统性能的影响 | 第23-24页 |
| §2-4 本章小结 | 第24-26页 |
| 第三章 LTE 系统频偏估计算法 | 第26-36页 |
| §3-1 基于数据符号的频偏估计算法 | 第26-28页 |
| §3-2 基于非数据的频偏估计算法 | 第28-29页 |
| §3-3 PSS 和 SSS 联合频偏估计算法 | 第29-35页 |
| 3.3.1 整数倍频偏估计 | 第29-30页 |
| 3.3.2 小数倍频偏估计 | 第30-31页 |
| 3.3.3 频率偏移的调整 | 第31-32页 |
| 3.3.4 仿真结果及分析 | 第32-35页 |
| §3-4 本章小结 | 第35-36页 |
| 第四章 频偏估计算法的 FPGA 实现 | 第36-48页 |
| §4-1 FPGA 在无线通信系统中的应用 | 第36页 |
| §4-2 FPGA 介绍及芯片的选择 | 第36-37页 |
| §4-3 关键模块的设计及功能描述 | 第37-41页 |
| 4.3.1 数据存储模块 | 第37-38页 |
| 4.3.2 复数乘法模块 | 第38-39页 |
| 4.3.3 累加器模块 | 第39-40页 |
| 4.3.4 比较器模块 | 第40页 |
| 4.3.5 除法器模块 | 第40-41页 |
| §4-4 整数倍频偏估计模块原理及 FPGA 硬件实现 | 第41-43页 |
| 4.4.1 原理设计 | 第41页 |
| 4.4.2 硬件实现 | 第41-42页 |
| 4.4.3 FPGA 仿真结果 | 第42-43页 |
| §4-5 小数倍频偏估计模块原理及 FPGA 硬件实现 | 第43-46页 |
| 4.5.1 原理设计 | 第43-44页 |
| 4.5.2 硬件实现 | 第44-45页 |
| 4.5.3 FPGA 仿真结果 | 第45-46页 |
| §4-6 本章小结 | 第46-48页 |
| 第五章 结论 | 第48-50页 |
| §5-1 总结 | 第48页 |
| §5-2 展望 | 第48-50页 |
| 参考文献 | 第50-54页 |
| 攻读学位期间所取得的相关科研成果 | 第54-56页 |
| 致谢 | 第56-57页 |