| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 研究背景与意义 | 第10-11页 |
| 1.2 国内外发展趋势及现状 | 第11-12页 |
| 1.3 课题任务与本文主要工作 | 第12-14页 |
| 第二章 采集存储系统总体方案设计 | 第14-25页 |
| 2.1 总体设计 | 第14-15页 |
| 2.2 高速数据采集单元方案设计 | 第15-22页 |
| 2.3 数据存储单元方案设计 | 第22-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第三章 高速数据采集单元设计 | 第25-49页 |
| 3.1 5GSPS高速采样电路设计 | 第25-32页 |
| 3.1.1 模数转换电路 | 第25-30页 |
| 3.1.2 采样时钟电路 | 第30-32页 |
| 3.2 实时采样数据的接收与缓存 | 第32-37页 |
| 3.2.1 高速数据接收 | 第33-34页 |
| 3.2.2 峰值检测电路 | 第34-36页 |
| 3.2.3 RAM缓存电路 | 第36-37页 |
| 3.3 随机等效采样电路设计 | 第37-48页 |
| 3.3.1 实现原理及关键技术点分析 | 第37-38页 |
| 3.3.2 脉冲展宽输出电路 | 第38-40页 |
| 3.3.3 脉冲展宽电路校准 | 第40-42页 |
| 3.3.4 采样脉冲随机相位分布 | 第42-44页 |
| 3.3.5 随机采样数据缓存 | 第44-46页 |
| 3.3.6 随机采样数据排序算法 | 第46-48页 |
| 3.4 本章小结 | 第48-49页 |
| 第四章 数据存储单元设计 | 第49-73页 |
| 4.1 DDR2 SDRAM存储电路设计 | 第49-53页 |
| 4.1.1 存储电路板级设计 | 第49-51页 |
| 4.1.2 接口时钟设计 | 第51-52页 |
| 4.1.3 供电电路设计 | 第52-53页 |
| 4.2 基于IP核的DDR2 SDRAM控制器设计 | 第53-62页 |
| 4.2.1 控制器总体结构 | 第53-55页 |
| 4.2.2 信号时序分析 | 第55-59页 |
| 4.2.3 控制器参数设置 | 第59-62页 |
| 4.3 跨时钟域数据传输 | 第62-65页 |
| 4.4 存储电路控制逻辑设计 | 第65-72页 |
| 4.4.1 数据写控制逻辑设计 | 第65-70页 |
| 4.4.2 数据读控制逻辑设计 | 第70-71页 |
| 4.4.3 DDR2 SDRAM访问地址映射 | 第71-72页 |
| 4.5 本章小结 | 第72-73页 |
| 第五章 系统调试与性能分析 | 第73-81页 |
| 5.1 系统调试 | 第73-77页 |
| 5.1.1 电源调试 | 第73-74页 |
| 5.1.2 5GSPS高速采样电路调试 | 第74-75页 |
| 5.1.3 随机等效采样电路调试 | 第75-76页 |
| 5.1.4 存储电路调试 | 第76-77页 |
| 5.2 调试所遇问题及解决 | 第77-78页 |
| 5.3 系统测试及性能分析 | 第78-81页 |
| 第六章 总结与展望 | 第81-83页 |
| 6.1 总结 | 第81页 |
| 6.2 展望 | 第81-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-86页 |
| 攻硕期间取得的研究成果 | 第86-87页 |
| 附录 | 第87-88页 |