高速数字解调器定时及载波同步技术研究与实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-17页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状及发展态势 | 第11-15页 |
| 1.2.1 高速数字解调器架构 | 第11-12页 |
| 1.2.2 定时同步技术 | 第12-13页 |
| 1.2.3 载波同步技术 | 第13-15页 |
| 1.3 论文结构及内容安排 | 第15-17页 |
| 第二章 高速数字解调器体系结构设计 | 第17-29页 |
| 2.1 高速解调器设计要求 | 第17页 |
| 2.2 高速解调器设计方案分析 | 第17-27页 |
| 2.2.1 中频频率和带宽分析 | 第17-18页 |
| 2.2.2 滤波器分析 | 第18-20页 |
| 2.2.3 码率和符号率分析 | 第20-21页 |
| 2.2.4 调制格式分析 | 第21-25页 |
| 2.2.5 并行解调结构分析 | 第25-27页 |
| 2.3 定时同步与载波同步需求分析 | 第27页 |
| 2.4 高速解调器整体结构设计方案 | 第27-28页 |
| 2.5 本章小结 | 第28-29页 |
| 第三章 高速并行定时同步设计 | 第29-43页 |
| 3.1 定时同步概述 | 第29-30页 |
| 3.2 定时误差估计算法及实现结构研究 | 第30-37页 |
| 3.2.1 定时误差估计算法研究 | 第30-35页 |
| 3.2.2 定时误差估计算法的并行实现 | 第35-37页 |
| 3.3 定时误差频域校正算法及其实现 | 第37-40页 |
| 3.4 定时误差估计及校正算法仿真 | 第40-42页 |
| 3.5 本章小结 | 第42-43页 |
| 第四章 高速并行载波同步设计 | 第43-63页 |
| 4.1 载波同步概述 | 第43-44页 |
| 4.2 载波同步算法分析 | 第44-46页 |
| 4.2.1 DD算法 | 第44-45页 |
| 4.2.2 RC算法 | 第45-46页 |
| 4.2.3 极性判决算法 | 第46页 |
| 4.3 改进的双模载波同步算法研究 | 第46-53页 |
| 4.3.1 系统模型 | 第46-47页 |
| 4.3.2 鉴频鉴相器（PFD） | 第47-49页 |
| 4.3.3 鉴相器（PD） | 第49-50页 |
| 4.3.4 环路滤波器 | 第50-52页 |
| 4.3.5 数控振荡器（NCO） | 第52页 |
| 4.3.6 状态控制器 | 第52-53页 |
| 4.4 并行载波同步的逻辑实现 | 第53-59页 |
| 4.4.1 增益调节电路的设计实现 | 第53-54页 |
| 4.4.2 并行载波同步电路的设计实现 | 第54-59页 |
| 4.5 载波同步算法仿真 | 第59-62页 |
| 4.6 本章小结 | 第62-63页 |
| 第五章 并行定时及载波同步功能测试 | 第63-76页 |
| 5.1 测试平台介绍 | 第63-64页 |
| 5.2 高速定时同步电路功能测试 | 第64-67页 |
| 5.3 高速载波同步电路功能测试 | 第67-75页 |
| 5.4 硬件资源使用情况 | 第75页 |
| 5.5 本章小结 | 第75-76页 |
| 第六章 总结与展望 | 第76-78页 |
| 6.1 总结 | 第76-77页 |
| 6.2 展望 | 第77-78页 |
| 致谢 | 第78-79页 |
| 参考文献 | 第79-83页 |
| 附录 | 第83-84页 |
