| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第11-19页 |
| 1.1 课题背景意义 | 第11-13页 |
| 1.1.1 无人机信道特征 | 第11页 |
| 1.1.2 无人机前向链路信道编码 | 第11-13页 |
| 1.2 RC-LDPC码的发展现状及应用 | 第13-16页 |
| 1.2.1 RC-LDPC码的发展现状 | 第13-15页 |
| 1.2.2 RC-LDPC码的硬件实现现状 | 第15-16页 |
| 1.3 主要研究内容和论文结构 | 第16-19页 |
| 第2章 LDPC码的基本原理以及构造理论 | 第19-31页 |
| 2.1 LDPC码的几个重要概念 | 第19-22页 |
| 2.1.0 LDPC码的定义及分类 | 第19页 |
| 2.1.1 Tanner图描述 | 第19-21页 |
| 2.1.2 环和树图 | 第21-22页 |
| 2.2 LDPC码的构造 | 第22-26页 |
| 2.2.1 随机LDPC码构造法 | 第22-24页 |
| 2.2.2 结构化LDPC码构造法 | 第24-26页 |
| 2.3 码率兼容LDPC码 | 第26-30页 |
| 2.3.1 删余型码率兼容 | 第26-27页 |
| 2.3.2 扩展性码率兼容 | 第27-29页 |
| 2.3.3 缩选型码率兼容 | 第29-30页 |
| 2.4 本章小结 | 第30-31页 |
| 第3章 码率兼容LDPC码的构造及性能分析 | 第31-41页 |
| 3.1 码率的兼容方式 | 第31页 |
| 3.2 基于D-PEG-QC的RC-LDPC码矩阵构造 | 第31-39页 |
| 3.2.1 D-PEG构造算法 | 第32-33页 |
| 3.2.2 准循环构造算法 | 第33-36页 |
| 3.2.3 基于D-PEG-QC的RC-LDPC码矩阵的构造 | 第36-37页 |
| 3.2.4 基于D-PEG-QC的RC-LDPC码的性能分析 | 第37-39页 |
| 3.3 本章小结 | 第39-41页 |
| 第4章 多码长RC-LDPC码编码器的设计与仿真 | 第41-55页 |
| 4.1 基于FPGA的LDPC码编码算法设计 | 第41-44页 |
| 4.1.1 高斯消去法 | 第41-42页 |
| 4.1.2 近似下三角法 | 第42-43页 |
| 4.1.3 基于FPGA的改进编码算法 | 第43-44页 |
| 4.2 编码器的整体结构 | 第44-45页 |
| 4.3 编码器接口设计 | 第45-46页 |
| 4.4 输入端口模块 | 第46-47页 |
| 4.5 输入缓存模块 | 第47-48页 |
| 4.6 核心编码模块组 | 第48-51页 |
| 4.7 输出端口模块 | 第51页 |
| 4.8 编码器性能分析 | 第51-54页 |
| 4.8.1 编码器性能验证 | 第51-54页 |
| 4.8.2 编码器核心模块资源占比 | 第54页 |
| 4.9 本章小结 | 第54-55页 |
| 第5章 多码长RC-LDPC译码器的设计与仿真 | 第55-75页 |
| 5.1 基于FPGA的LDPC译码算法设计 | 第55-61页 |
| 5.1.1 置信传播(BP)算法 | 第55-56页 |
| 5.1.2 LDPC码的比特翻转算法 | 第56页 |
| 5.1.3 基于置信传播(BP)的译码算法 | 第56-58页 |
| 5.1.4 基于似然比的BP译码算法 | 第58-60页 |
| 5.1.5 和积译码算法 | 第60-61页 |
| 5.2 译码器的整体结构 | 第61-62页 |
| 5.3 译码器接口设计 | 第62-63页 |
| 5.4 输入端口模块 | 第63-64页 |
| 5.5 变量节点更新模块组 | 第64-67页 |
| 5.6 校验节点更新模块组 | 第67-70页 |
| 5.7 输出端口模块 | 第70-71页 |
| 5.8 译码器性能分析 | 第71-74页 |
| 5.8.1 译码器性能验证 | 第71-73页 |
| 5.8.2 译码器资源占比 | 第73-74页 |
| 5.9 本章小结 | 第74-75页 |
| 结论 | 第75-77页 |
| 参考文献 | 第77-81页 |
| 攻读硕士学位期间所发表的论文和取得的科研成果 | 第81-82页 |
| 致谢 | 第82页 |
