| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 第1章 绪论 | 第11-17页 |
| 1.1 FAIR-CBM | 第11-14页 |
| 1.2 CBM-TOF | 第14-16页 |
| 1.3 研究内容、意义及结构安排 | 第16-17页 |
| 第2章 基于以太网并行读出原型结构设计 | 第17-29页 |
| 2.1 物理实验电子学典型结构 | 第17-18页 |
| 2.2 物理实验的数据读出技术现状 | 第18-25页 |
| 2.2.1 BESⅢ的数据读出 | 第18-20页 |
| 2.2.2 ALICE的数据读出 | 第20-22页 |
| 2.2.3 FAIR-CBM的数据读出 | 第22-23页 |
| 2.2.4 物理实验数据读出现状小结 | 第23-25页 |
| 2.3 并行读出方案原型结构 | 第25-28页 |
| 2.3.1 并行读出方案的时钟和触发分发 | 第26页 |
| 2.3.2 并行读出方案数据传输 | 第26-28页 |
| 2.4 小结 | 第28-29页 |
| 第3章 并行读出方法关键技术研究 | 第29-71页 |
| 3.1 并行读出的关键技术 | 第29-31页 |
| 3.2 FEE接口研究 | 第31-48页 |
| 3.2.1 数据传输协议设计的主要考虑点 | 第31页 |
| 3.2.2 协议层研究 | 第31-48页 |
| 3.3 FPGA到HPS数据传输研究 | 第48-62页 |
| 3.3.1 Cyclone V SoC FPGA简介 | 第48-51页 |
| 3.3.2 技术路线选择 | 第51页 |
| 3.3.3 DMA传输模式和Linux驱动程序设计 | 第51-62页 |
| 3.4 DAQ接口软件研究 | 第62-68页 |
| 3.4.1 设计思路 | 第62-64页 |
| 3.4.2 实现概述 | 第64-68页 |
| 3.5 小结 | 第68-71页 |
| 第4章 ROB模块电子学设计 | 第71-79页 |
| 4.1 硬件平台设计 | 第71-74页 |
| 4.1.1 时钟模块 | 第72页 |
| 4.1.2 电源和复位模块 | 第72-73页 |
| 4.1.3 输入输出模块 | 第73页 |
| 4.1.4 FPGA模块 | 第73-74页 |
| 4.2 FPGA逻辑结构 | 第74-78页 |
| 4.2.1 自测模块 | 第76页 |
| 4.2.2 Gpio2amm模块 | 第76-78页 |
| 4.3 Linux系统及软件 | 第78页 |
| 4.4 小结 | 第78-79页 |
| 第5章 测试和验证 | 第79-95页 |
| 5.1 ROB单元模块测试 | 第79-92页 |
| 5.1.1 FEE接口测试 | 第80-84页 |
| 5.1.2 FPGA到HPS数据传输性能测试 | 第84-88页 |
| 5.1.3 DAQ接口服务器测试 | 第88-92页 |
| 5.2 软硬件系统全链路测试 | 第92-93页 |
| 5.3 小结 | 第93-95页 |
| 第6章 总结和展望 | 第95-97页 |
| 6.1 总结 | 第95页 |
| 6.2 工作特色和创新点 | 第95-96页 |
| 6.3 展望 | 第96-97页 |
| 参考文献 | 第97-101页 |
| 附录 ROB硬件照片 | 第101-103页 |
| 致谢 | 第103-105页 |
| 在读期间发表的学术论文与取得的其他研究成果 | 第105页 |