| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 绪论 | 第8-14页 |
| 1.1 课题研究背景 | 第8-9页 |
| 1.2 从并行到串行的演进 | 第9-12页 |
| 1.3 主要工作 | 第12页 |
| 1.4 本文的结构安排 | 第12-14页 |
| 第二章 低压差分接口技术及应用 | 第14-20页 |
| 2.1 LVDS应用背景 | 第14页 |
| 2.2 低压差分接口基本工作原理 | 第14-16页 |
| 2.3 串行链路中的直流平衡与数据编码需求 | 第16-17页 |
| 2.4 数据链路中的噪声控制 | 第17-20页 |
| 2.4.1 信道衰落与码间干扰 | 第17-18页 |
| 2.4.2 信号反射 | 第18-19页 |
| 2.4.3 电源供给引入的噪声 | 第19-20页 |
| 第三章 高速串行链路中时钟恢复技术 | 第20-33页 |
| 3.1 多样化的CDR技术 | 第20-22页 |
| 3.2 串行数据链路中的CDR结构 | 第22-31页 |
| 3.2.1 基于PLL的CDR结构 | 第22-26页 |
| 3.2.2 基于DLL的CDR结构 | 第26-27页 |
| 3.2.3 基于PLL和DLL组合结构的CDR结构 | 第27-28页 |
| 3.2.4 基于相位内插的CDR结构 | 第28-29页 |
| 3.2.5 注入锁定结构的CDR结构 | 第29-30页 |
| 3.2.6 过采样CDR结构 | 第30-31页 |
| 3.3 多种结构的性能权衡与比较 | 第31-32页 |
| 3.4 总结 | 第32-33页 |
| 第四章 基于FPGA的CDR设计与仿真 | 第33-50页 |
| 4.1 数字化的设计流程 | 第33-34页 |
| 4.2 CDR结构的分析设计 | 第34-44页 |
| 4.2.1 过采样结构中的PLL | 第35-38页 |
| 4.2.2 锁相环回路的设计与仿真 | 第38-42页 |
| 4.2.3 改进的过采样CDR结构 | 第42-44页 |
| 4.3 抖动容限与带宽分析 | 第44-48页 |
| 4.4 过采样结构的时序分析 | 第48-50页 |
| 第五章 CDR及数据收发的实现 | 第50-64页 |
| 5.1 开发硬件平台简述 | 第50-51页 |
| 5.2 总体方案设计 | 第51-58页 |
| 5.2.1 8B10B编码模块 | 第52-53页 |
| 5.2.2 8B10B解码模块 | 第53-55页 |
| 5.2.3 LVDS接口模块 | 第55页 |
| 5.2.4 时钟过采样抽取结构 | 第55-57页 |
| 5.2.5 字对齐及同步状态机设计 | 第57-58页 |
| 5.2.6 片上测试模块 | 第58页 |
| 5.3 过采样时钟恢复的实现与仿真 | 第58-59页 |
| 5.4 系统性能测试 | 第59-64页 |
| 5.4.1 实验平台和测试环境 | 第59-60页 |
| 5.4.2 功能时序测试 | 第60-61页 |
| 5.4.3 系统功耗测试分析 | 第61-64页 |
| 第六章 结束语 | 第64-66页 |
| 6.1 总结 | 第64页 |
| 6.2 展望 | 第64-66页 |
| 参考文献 | 第66-68页 |
| 致谢 | 第68-69页 |
| 攻读学位期间发表的学术论文目录 | 第69页 |