| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景和现实意义 | 第9-10页 |
| 1.2 研究现状及发展趋势 | 第10-12页 |
| 1.3 研究内容及章节安排 | 第12页 |
| 小结 | 第12-13页 |
| 第二章 数据采集系统中相关技术介绍 | 第13-21页 |
| 2.1 数据采集基本概念 | 第13-16页 |
| 2.1.1 采样 | 第13-14页 |
| 2.1.2 量化与编码 | 第14-15页 |
| 2.1.3 数据采集系统的关键性能指标 | 第15-16页 |
| 2.2 可编程逻辑器件 | 第16-20页 |
| 2.2.1 FPGA 简介 | 第16-17页 |
| 2.2.2 FPGA开发流程 | 第17-19页 |
| 2.2.3 FPGA开发工具 | 第19-20页 |
| 小结 | 第20-21页 |
| 第三章 系统总体结构及三大主要接口设计 | 第21-55页 |
| 3.1 系统结构及FPGA评估板介绍 | 第21-22页 |
| 3.2 连接ADC、DAC与Virtex-6 FPGA | 第22-30页 |
| 3.2.1 FMC150子板介绍 | 第22-23页 |
| 3.2.2 连接ADC与FPGA | 第23-27页 |
| 3.2.3 连接DAC与FPGA | 第27-29页 |
| 3.2.4 配置芯片寄存器 | 第29-30页 |
| 3.3 以太网接口设计 | 第30-40页 |
| 3.3.1 以太网介绍 | 第30-31页 |
| 3.3.2 以太网协议概览 | 第31-33页 |
| 3.3.3 V6EMAC封装及自定义 | 第33-36页 |
| 3.3.4 以太网客户端接口信号 | 第36-40页 |
| 3.3.5 基于WinPcap的上位机 | 第40页 |
| 3.4 DDR3接口设计 | 第40-54页 |
| 3.4.1 DDR3 SDRAM介绍 | 第41-43页 |
| 3.4.2 使用MIG生成DDR3 Core | 第43-47页 |
| 3.4.3 连接用户逻辑到DDR3 Core | 第47-54页 |
| 小结 | 第54-55页 |
| 第四章 相位补偿模块的实现 | 第55-61页 |
| 4.1 相位漂移概述及系统构建 | 第55页 |
| 4.2 相位漂移补偿模块设计 | 第55-60页 |
| 4.2.1 识别同步序列 | 第56-58页 |
| 4.2.2 计算反馈电压 | 第58-59页 |
| 4.2.3 实验结果 | 第59-60页 |
| 小结 | 第60-61页 |
| 第五章 工作总结与展望 | 第61-63页 |
| 缩略语（部分） | 第63-65页 |
| 参考文献 | 第65-67页 |
| 致谢 | 第67-68页 |
| 攻读学位期间发表的学术论文 | 第68页 |