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综合航电系统高速通信接口的研究与实现

学位论文的主要创新点第3-4页
摘要第4-5页
Abstract第5页
第一章 绪论第9-13页
    1.1 研究背景及意义第9页
    1.2 航空电子系统的发展历程第9-10页
    1.3 高速通信接口的发展历程第10-11页
    1.4 论文的主要内容和结构第11-13页
第二章 总体架构和硬件电路设计第13-19页
    2.1 综合航电系统信号处理单元架构第13-15页
    2.2 供电电路的设计第15-17页
        2.2.1 主要处理器的供电需求分析第15页
        2.2.2 上电顺序要求第15-16页
        2.2.3 电源系统设计第16-17页
    2.3 时钟电路的设计第17-18页
        2.3.1 时钟需求分析第17页
        2.3.2 时钟系统设计第17-18页
    2.4 需求分析第18-19页
第三章 GTX高速通信接口的研究与设计第19-45页
    3.1 GTX概述及其参考时钟第19-26页
        3.1.1 GTX概述第19-22页
        3.1.2 GTX的参考时钟第22-26页
    3.2 GTX发送端结构介绍第26-32页
        3.2.1 发送端用户接口第26-29页
        3.2.2 发送端的时钟结构第29-30页
        3.2.3 8B/10B编码器第30-31页
        3.2.4 发送缓冲区第31-32页
        3.2.5 发送端的极性控制第32页
    3.3 GTX接收端结构介绍第32-35页
        3.3.1 接收端用户接口第33-34页
        3.3.2 接收端的时钟结构第34-35页
        3.3.3 接收均衡器第35页
        3.3.4 弹性缓冲区第35页
        3.3.5 接收字节对齐第35页
    3.4 Transceivers IP核的生成及配置第35-39页
    3.5 发送加重技术和接收均衡技术第39-41页
        3.5.1 预加重和去加重技术第39-40页
        3.5.2 接收均衡技术第40-41页
    3.6 基于GTX的高速传输方案设计第41-45页
        3.6.1 自定义传输协议第41-43页
        3.6.2 数据收发接口控制器的设计第43-45页
第四章 LVDS高速通信接口的研究与设计第45-61页
    4.1 LVDS简介第45页
    4.2 IDELAYE2及IDELAYCTRL介绍第45-48页
    4.3 ISERDESE2核的结构及功能第48-51页
        4.3.1 ISERDESE2概述第48-50页
        4.3.2 ISERDESE2位宽扩展第50-51页
        4.3.3 BITSLIP子模块说明第51页
    4.4 OSERDESE2核的结构及功能第51-54页
        4.4.1 OSERDESE2概述第51-53页
        4.4.2 OSERDESE2位宽扩展第53页
        4.4.3 OSERDESE2接口信号时序第53-54页
    4.5 源同步时钟系统第54-56页
    4.6 LVDS高速传输方案设计第56-61页
        4.6.1 位对齐字对齐模块第56-58页
        4.6.2 实时窗口监控模块第58-59页
        4.6.3 发送端的设计第59页
        4.6.4 接收端的设计第59-61页
第五章 高速通信接口的仿真与验证第61-77页
    5.1 GTX高速通信接口测试第61-69页
        5.1.1 工程各模块接口第62-65页
        5.1.2 GTX高速接口的仿真第65-67页
        5.1.3 工程上板测试及误码率统计第67-69页
    5.2 LVDS高速通信接口测试第69-77页
        5.2.1 工程各模块接口第69-72页
        5.2.2 LVDS高速接口的仿真第72-73页
        5.2.3 工程上板测试及误码率统计第73-77页
第六章 总结与展望第77-79页
    6.1 本文工作总结第77-78页
    6.2 未来工作展望第78-79页
参考文献第79-83页
发表论文和参加科研情况第83-85页
致谢第85页

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