基于DSP+FPGA的雷达信号处理板系统设计
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-15页 |
| ·论文产生的背景和意义 | 第12-13页 |
| ·论文内容和安排 | 第13-15页 |
| 第二章 雷达信号处理系统设计 | 第15-28页 |
| ·雷达信号处理系统基本理论 | 第15-22页 |
| ·雷达处理系统简介 | 第15页 |
| ·DSP在雷达信号处理机中的应用 | 第15-16页 |
| ·ADC工作流程和采样原理 | 第16-18页 |
| ·数字混频理论 | 第18-20页 |
| ·雷达相参积累 | 第20-21页 |
| ·恒虚警(CFAR)处理 | 第21-22页 |
| ·雷达信号处理板总体设计方案 | 第22-27页 |
| ·器件选型 | 第22-24页 |
| ·系统总体设计方案 | 第24-25页 |
| ·电源设计 | 第25-26页 |
| ·FPGA上电时序设计 | 第26-27页 |
| ·TMS320C6678上电时序设计 | 第27页 |
| ·本章小结 | 第27-28页 |
| 第三章 信号处理模块设计 | 第28-52页 |
| ·DSP基本概念和信号链路 | 第28-32页 |
| ·DSP处理器架构和外设资源 | 第28-30页 |
| ·DSP端数据链路 | 第30-32页 |
| ·DSP接口函数设计 | 第32-39页 |
| ·DSP与FPGA互连接口分类 | 第32-33页 |
| ·DSP与FPGA指令交互空间设计 | 第33-39页 |
| ·DSP存储优化方案及存储空间的合理化分配 | 第39-44页 |
| ·DSP存储优化方案 | 第39-42页 |
| ·DSP存储空间的合理化分配 | 第42-44页 |
| ·DSP与FPGA大数据块传输设计 | 第44-46页 |
| ·DSP接口设计 | 第46-48页 |
| ·DSP与DDR3接口设计 | 第46-47页 |
| ·DSP与Flash接口设计 | 第47-48页 |
| ·DSP与EEPROM接口设计 | 第48页 |
| ·DSP与UART接口设计 | 第48页 |
| ·处理机DSP BOOT引导启动 | 第48-51页 |
| ·BOOT Mode设计 | 第48-49页 |
| ·处理机系统BOOT引导启动设计 | 第49-50页 |
| ·NAND Flash的程序烧写 | 第50页 |
| ·eeprom的烧写及首加载 | 第50-51页 |
| ·eeprom引导的NAND Flash二次加载 | 第51页 |
| ·本章小结 | 第51-52页 |
| 第四章 FPGA设计 | 第52-66页 |
| ·FPGA总体设计 | 第52-53页 |
| ·FPGA实现预处理算法 | 第53-62页 |
| ·预处理算法处理流程和相关原理 | 第53-56页 |
| ·FPGA设计实现预处理算法 | 第56-62页 |
| ·FPGA与DSP通信 | 第62-64页 |
| ·SRIO基本概念 | 第62-63页 |
| ·SRIO实现FPGA和DSP互连 | 第63-64页 |
| ·本章小结 | 第64-66页 |
| 第五章 雷达信号处理机联调及外场调试 | 第66-85页 |
| ·雷达信号处理机联调 | 第66-74页 |
| ·处理板系统上电 | 第66-67页 |
| ·处理板系统初始化 | 第67-74页 |
| ·系统工作流程 | 第74-79页 |
| ·处理机工作流程和串口通信协议 | 第74-77页 |
| ·伺服控制和天线位置计算 | 第77-79页 |
| ·DSP在雷达工作时的控制流程 | 第79-82页 |
| ·系统调试 | 第82-84页 |
| ·本章小结 | 第84-85页 |
| 第六章 总结与展望结束语 | 第85-87页 |
| ·工作总结 | 第85页 |
| ·研究展望 | 第85-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-90页 |
| 作者在学期间取得的学术成果 | 第90页 |
