| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-12页 |
| ·选题背景及来源 | 第8-9页 |
| ·国内外研究现状 | 第9-11页 |
| ·论文研究内容及意义 | 第11页 |
| ·论文结构安排 | 第11-12页 |
| 第二章 Cache概述 | 第12-24页 |
| ·ARM体系结构概述 | 第12-15页 |
| ·ARM处理器系列 | 第12-13页 |
| ·ARM处理器模式 | 第13页 |
| ·ARM寄存器介绍 | 第13页 |
| ·ARM体系的异常中断 | 第13-14页 |
| ·ARM体系的存储系统 | 第14-15页 |
| ·Cache的工作原理 | 第15-18页 |
| ·存储器层次结构 | 第15-16页 |
| ·Cache 基本概念 | 第16-17页 |
| ·Cache原理 | 第17-18页 |
| ·Cache 的总体结构 | 第18页 |
| ·Cache 存储器的基本结构 | 第18-19页 |
| ·Cache控制器的基本操作 | 第19-20页 |
| ·Cache 和主存的关系 | 第20-21页 |
| ·Cache 替换算法 | 第21-22页 |
| ·Cache 读写策略 | 第22页 |
| ·写缓冲区 | 第22-24页 |
| 第三章 Cache的设计实现 | 第24-50页 |
| ·Cache总体设计规划 | 第24-25页 |
| ·Cache参数及功能设计 | 第25-37页 |
| ·可配置的参数 | 第25页 |
| ·统一的Cache | 第25-26页 |
| ·写回型Cache | 第26页 |
| ·Cache的块长、大小、路数 | 第26-30页 |
| ·Cache的替换算法 | 第30-31页 |
| ·对SWP指令的处理 | 第31-32页 |
| ·大小端配置 | 第32页 |
| ·Cacheable和Bufferable限制 | 第32-33页 |
| ·Cache读写数据流 | 第33-34页 |
| ·Cache Line的替换传输模式 | 第34页 |
| ·Cache的Flush和Clear功能 | 第34-35页 |
| ·Cache及Cache中JU、Write Buffer的Disable功能 | 第35页 |
| ·Cache Controller在AHB总线读写中的错误处理机制 | 第35页 |
| ·Write Buffer在总线写中的错误处理机制 | 第35-36页 |
| ·Cache的复位处理 | 第36页 |
| ·对 AHB总线HPROT信号处理 | 第36页 |
| ·AHB总线BURST信号处理 | 第36页 |
| ·Cache对CPU操作的延时 | 第36-37页 |
| ·Cache的实现 | 第37-50页 |
| ·Cache模块划分 | 第37-38页 |
| ·Cache接口时序 | 第38-40页 |
| ·Transformer及MUX模块设计 | 第40-42页 |
| ·JU模块设计 | 第42-43页 |
| ·Cache Controller模块设计 | 第43-44页 |
| ·Cache对总线上的Idle-Sequence操作 | 第44-50页 |
| 第四章 Cache的仿真验证 | 第50-58页 |
| ·仿真验证策略 | 第50-51页 |
| ·灰盒验证 | 第50-51页 |
| ·Cycle级参考模型 | 第51页 |
| ·一致性测试 | 第51页 |
| ·边界条件测试 | 第51页 |
| ·随机测试 | 第51页 |
| ·仿真验证环境设计 | 第51-56页 |
| ·Testbench设计 | 第51-53页 |
| ·测试向量的生成机制 | 第53-55页 |
| ·CRT（Constrained Random Test）的实现 | 第55-56页 |
| ·仿真验证结果 | 第56-58页 |
| 第五章 性能评估及综合 | 第58-64页 |
| ·Cache性能评估 | 第58-60页 |
| ·仿真环境 | 第58页 |
| ·仿真程序 | 第58-59页 |
| ·仿真结果及分析 | 第59-60页 |
| ·Cache综合 | 第60-64页 |
| 第六章 结束语 | 第64-66页 |
| 致谢 | 第66-68页 |
| 参考文献 | 第68-70页 |
| 研究成果 | 第70页 |
